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數(shù)字邏輯

數(shù)字邏輯是數(shù)字電路邏輯設(shè)計(jì)的簡(jiǎn)稱(chēng)，其內(nèi)容是應(yīng)用數(shù)字電路進(jìn)行數(shù)字系統(tǒng)邏輯設(shè)計(jì)。電子數(shù)字計(jì)算機(jī)是由具有各種邏輯功能的邏輯部件組成的，這些邏輯部件按其結(jié)構(gòu)可分為組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路是由與門(mén)、或門(mén)和非門(mén)等門(mén)電路組合形成的邏輯電路；時(shí)序邏輯電路是由觸發(fā)器和門(mén)電路組成的具有記憶能力的邏輯電路。有了組合邏輯電路和時(shí)序邏輯電路，再進(jìn)行合理的設(shè)計(jì)和安排，就可以表示和實(shí)現(xiàn)布爾代數(shù)的基本運(yùn)算。

VHDL語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)

vhdl語(yǔ)言入門(mén)設(shè)計(jì)

標(biāo)簽： VHDL 語(yǔ)言 數(shù)字邏輯 電路設(shè)計(jì)

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類(lèi)型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。　　開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。　　· 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語(yǔ)（primitive）; 　　- 提供了雙向通路和電阻器件的原語(yǔ); 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類(lèi)似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。

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上傳時(shí)間： 2013-11-23

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EDA原理及VHDL實(shí)現(xiàn)（何賓教授）

　　第1章數(shù)字系統(tǒng)EDA設(shè)計(jì)概論　　第2章可編程邏輯器件設(shè)計(jì)方法　　第3章 VHDL語(yǔ)言基礎(chǔ) 　　第4章 數(shù)字邏輯單元設(shè)計(jì) 　　第5章數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)（*）　　第6章基于HDL設(shè)計(jì)輸入　　第7章基于原理圖設(shè)計(jì)輸入　　第8章設(shè)計(jì)綜合和行為仿真　　第9章設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真　　第10章設(shè)計(jì)下載和調(diào)試　　第11章數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)（*）　　第12章通用異步接收發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)（*）　　第13章數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)（*）　　第14章軟核處理器PicoBlaze原理及應(yīng)用（*）　　注：帶*的內(nèi)容可根據(jù)課時(shí)的安排選講

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《EDA原理及應(yīng)用》（何賓教授）課件 PPT

　　第1章-EDA設(shè)計(jì)導(dǎo)論　　第2章-可編程邏輯器件設(shè)計(jì)方法　　第3章-VHDL語(yǔ)言基礎(chǔ) 　　第4章-數(shù)字邏輯單元設(shè)計(jì) 　　第5章-VHDL高級(jí)設(shè)計(jì)技術(shù) 　　第6章-基于HDL和原理圖的設(shè)計(jì)輸入　　第7章-設(shè)計(jì)綜合和行為仿真　　第8章-設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真　　第9章-設(shè)計(jì)下載和調(diào)試　　第10章-設(shè)計(jì)示例（數(shù)字鐘、UART、數(shù)字電壓表）點(diǎn)擊鏈接，【《EDA原理及應(yīng)用》（何賓教授）實(shí)驗(yàn)課件下載】

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VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)

FPGA/CPLD學(xué)習(xí)資料

標(biāo)簽： VHDL 硬件描述語(yǔ)言 數(shù)字邏輯 電路設(shè)計(jì)

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數(shù)字邏輯與微處理器VHDL設(shè)計(jì)

This book is about the digital logic design of microprocessors. It is intended to provide both an understanding of the basic principles of digital logic design, and how these fundamental principles are applied in the building of complex microprocessor circuits using current technologies.

標(biāo)簽： VHDL 數(shù)字邏輯 微處理器

上傳時(shí)間： 2013-10-14

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VHDL語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)

vhdl語(yǔ)言入門(mén)設(shè)計(jì)

標(biāo)簽： VHDL 語(yǔ)言 數(shù)字邏輯 電路設(shè)計(jì)

上傳時(shí)間： 2013-11-07

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類(lèi)型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。　　開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。　　· 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語(yǔ)（primitive）; 　　- 提供了雙向通路和電阻器件的原語(yǔ); 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類(lèi)似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。

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EDA原理及VHDL實(shí)現(xiàn)（何賓教授）

　　第1章數(shù)字系統(tǒng)EDA設(shè)計(jì)概論　　第2章可編程邏輯器件設(shè)計(jì)方法　　第3章 VHDL語(yǔ)言基礎(chǔ) 　　第4章 數(shù)字邏輯單元設(shè)計(jì) 　　第5章數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)（*）　　第6章基于HDL設(shè)計(jì)輸入　　第7章基于原理圖設(shè)計(jì)輸入　　第8章設(shè)計(jì)綜合和行為仿真　　第9章設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真　　第10章設(shè)計(jì)下載和調(diào)試　　第11章數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)（*）　　第12章通用異步接收發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)（*）　　第13章數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)（*）　　第14章軟核處理器PicoBlaze原理及應(yīng)用（*）　　注：帶*的內(nèi)容可根據(jù)課時(shí)的安排選講

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《EDA原理及應(yīng)用》（何賓教授）課件 PPT

　　第1章-EDA設(shè)計(jì)導(dǎo)論　　第2章-可編程邏輯器件設(shè)計(jì)方法　　第3章-VHDL語(yǔ)言基礎(chǔ) 　　第4章-數(shù)字邏輯單元設(shè)計(jì) 　　第5章-VHDL高級(jí)設(shè)計(jì)技術(shù) 　　第6章-基于HDL和原理圖的設(shè)計(jì)輸入　　第7章-設(shè)計(jì)綜合和行為仿真　　第8章-設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真　　第9章-設(shè)計(jì)下載和調(diào)試　　第10章-設(shè)計(jì)示例（數(shù)字鐘、UART、數(shù)字電壓表）點(diǎn)擊鏈接，【《EDA原理及應(yīng)用》（何賓教授）實(shí)驗(yàn)課件下載】

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數(shù)字邏輯

VHDL語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

EDA原理及VHDL實(shí)現(xiàn)（何賓教授）

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VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)

數(shù)字邏輯與微處理器VHDL設(shè)計(jì)

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

EDA原理及VHDL實(shí)現(xiàn)（何賓教授）

《EDA原理及應(yīng)用》（何賓教授）課件 PPT