本文詳細分析了COOLRUNNER系列CPLD的結構,特點及功能,使用VHDL語言實現數字邏輯,實現了水下沖擊波記錄儀電路的數字電路部分.
標簽： COOLRUNNER CPLD VHDL 分
上傳時間： 2013-12-18
上傳用戶：shawvi
利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒／分／時的依次顯示并正確計數； 2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位； 3. 定時鬧鐘：實現整點報時，又揚聲器發出報時聲音； 4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整； 5. 利用多余兩位數碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能： 1. 鬧鐘只是整點報時，不能手動設置報時時間，遺憾之一； 2. 秒表不能向秒進位，也就是最多只能記時100ms； 3. 秒表暫停記錄數據后不能在原有基礎上繼續計時，而是復位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽： CPLD VHDL 芯片 時鐘源
上傳時間： 2014-01-02
上傳用戶：LIKE
數字邏輯系統和數字設計的課程設計
標簽： 數字邏輯 數字設計
上傳時間： 2016-02-25
上傳用戶：450976175
運用vhdl語言編程,是數字邏輯中的電子鐘!各模塊及源代碼都有,適合電信同學使用!
標簽： vhdl 語言編程 數字邏輯 電子鐘
上傳時間： 2016-02-29
上傳用戶：
ewb仿真 數字邏輯課程設計 使用電腦EWB仿真技術，獨立完整地設計一定功能的電子電路
標簽： ewb EWB 仿真 數字邏輯
上傳時間： 2016-03-07
上傳用戶：zhuimenghuadie
從算法設計到硬線邏輯的實現：復雜數字邏輯系統的Verilog
標簽： Verilog 算法設計 數字邏輯 邏輯
上傳時間： 2016-03-09
上傳用戶：weixiao99
VHDL硬件描述語言與數字邏輯電路設計，需要的朋友可以下載。
標簽： VHDL 硬件描述語言 數字邏輯 電路設計
上傳時間： 2016-03-10
上傳用戶：1427796291
SX-CPLD/FPGA 數字邏輯電路設計實驗儀 SX-CPLD/FPGA 數字邏輯電路設計實驗儀 產品介紹 1.利用CPLD/FPGA 提供的軟硬件開發環境學習最新邏輯IC 設計，以取代TTL/CMOS 復雜的硬件設計。 2.可使用電路繪圖法、ABEL 語言、波形圖和數字硬件描述語言法(VHDL/AHDL)來開發電路。 3.CPLD/ FPGA 提供引腳可任意設定,故作測試實驗時不需要做硬件連接,可節省大量連線焊接時間,快速學習軟硬件的運用。 4.CPLD/ FPGA 每一I/O Pin 皆有邏輯狀態監視器，以便迅速了解每一引腳狀態。 5.清楚標示每一管腳的腳位，易于觀察和測量。 6.使用并口在開發系統下直接下載。 7.可在線將CPLD/ FPGA 程序到FLASH ROM，實驗儀可獨立運行，適合大學生EDA 電子競賽。 8.可做8051 和CPLD/ FPGA 的組合電路實驗。 9.適用于WINDOWS95/98/NT/2000/XP 操作系統。 10.數萬門的現場可編程芯片讓設計所思即所得。
標簽： FPGA SX-CPLD CPLD 數字邏輯
上傳時間： 2016-03-14
上傳用戶：671145514
VHDL硬件描述語言與數字邏輯電路設計——學習FPGA/CPLD時可參考
標簽： VHDL FPGA CPLD 硬件描述語言
上傳時間： 2016-03-16
上傳用戶：nanfeicui
這個源碼是關于數字邏輯的一些常見的圖形以及相關的性能還有就是說明了相關元器件的工作原理
標簽： 源碼 數字邏輯 圖形 元器件
上傳時間： 2016-05-20
上傳用戶：牛布牛
蟲蟲下載站版權所有 京ICP備2021023401號-1
