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數(shù)(shù)字頻率合成

星載SAR高速FPGA預(yù)處理板的研制

合成孔徑雷達的實時信號處理系統(tǒng),可以分成相對獨立的幾個階段,即A/D變換和緩存、距離向預(yù)處理器、方位向預(yù)處理器、距離向壓縮處理、轉(zhuǎn)置存儲器、方位向壓縮處理、逆轉(zhuǎn)置存儲器.合成孔徑雷達預(yù)處理的目的,就是緩解高處理數(shù)據(jù)率和低傳輸數(shù)據(jù)率的矛盾,使得在不太影響成像質(zhì)量的前提下,盡量減少傳輸?shù)臄?shù)據(jù)率,有利于后續(xù)處理的硬件實現(xiàn),做到實時處理.論文結(jié)合電子所合成孔徑雷達實時成像處理系統(tǒng),設(shè)計開發(fā)了基于Xilinx Virtex-E FPGA的星載SAR高速預(yù)處理板,該信號處理板處理能力強,結(jié)構(gòu)緊湊,運行效率高;其硬件電路的設(shè)計思路和結(jié)構(gòu)形式有很強的通用性和使用價值.論文重點研究了預(yù)處理的核心部分—固定系數(shù)FIR濾波器的設(shè)計問題.而固定系數(shù)FIR濾波器的實現(xiàn)問題的重點又是FPGA內(nèi)部的固定系數(shù)FIP濾波器實現(xiàn)問題,針對FPGA內(nèi)部的查找表資源,我們選擇目前流行的分布式算法來實現(xiàn)FIR濾波器的設(shè)計.對比于預(yù)處理器中其他濾波器設(shè)計方案,基于FPGA分布式算法的FIR濾波器的設(shè)計,避免了乘累加運算,提高了系統(tǒng)運行的速度并且節(jié)省了大量的FPGA資源.并且由于FPGA可編程的特性,所以可以靈活的改變?yōu)V波器的系數(shù)和階數(shù).所設(shè)計的電路簡單高速,工作正常、可靠,完全滿足了預(yù)處理器設(shè)計的技術(shù)要求.隨著超大規(guī)模集成電路技術(shù),高密度存儲器技術(shù),計算機技術(shù)的發(fā)展,一個全數(shù)字化的機載實時成像處理系統(tǒng)的研制,已經(jīng)不是非常困難的事情了.而在現(xiàn)有條件下,全數(shù)字化的高分辨率星載實時成像處理系統(tǒng)的研制,將是一個非常具有挑戰(zhàn)意義的課題,論文以星載SAR的預(yù)處理器設(shè)計為例,拋磚引玉,希望對未來全數(shù)字化星載實時成像處理系統(tǒng)的研制起到一定參考價值.

標(biāo)簽： FPGA SAR 星載預(yù)處理

上傳時間： 2013-07-03

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直接數(shù)字頻率合成研究及其FPGA實現(xiàn)

本文首先介紹了直接數(shù)字頻率合成技術(shù)(DDS)的基本原理、體系結(jié)構(gòu)及工作過程，然后針對其關(guān)鍵部分進行了優(yōu)化，即采用函數(shù)近似法對存儲表結(jié)構(gòu)（LUT）進行了優(yōu)化，使存貯位數(shù)大大縮小，并提出了一種雜散抑制技術(shù)的運用，即相位抖動技術(shù)。在對直接數(shù)字頻率合成（DDS）方法產(chǎn)生的信號進行理論分析的過程中，用matlab進行編程仿真作出了詳細的頻譜分析驗證。本文詳細的介紹了本次設(shè)計的具體實現(xiàn)過程和方法，將現(xiàn)場可編程邏輯器件（FPGA）和 DDS技術(shù)相結(jié)合，具體的體現(xiàn)了基于VHDL語言的靈活設(shè)計和修改方式是對傳統(tǒng)頻率合成實現(xiàn)方法的一次重要改進。文章最后給出了實現(xiàn)代碼、仿真結(jié)果，經(jīng)過驗證，本設(shè)計能夠達到其預(yù)期性能指標(biāo)。

標(biāo)簽： FPGA 數(shù)字頻率合成

上傳時間： 2013-04-24

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高吞吐量LDPC碼編碼構(gòu)造及其FPGA實現(xiàn)

低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。當(dāng)今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實現(xiàn)的復(fù)雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點，結(jié)合RU算法，提出了一種新編碼器的設(shè)計方案。基于二次擴展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環(huán)移位擴展（CSEx，Cyclic Shift Expansion）實現(xiàn)的。在此基礎(chǔ)上，為了實現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環(huán)移位擴展的擴展因子。本文所述二次擴展構(gòu)造方法的特點在于，固定循環(huán)移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實現(xiàn)；（偽）隨機生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實現(xiàn)和誤碼性能的一種折中。新編碼器在很大程度上考慮了資源的復(fù)用，使得實現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時，設(shè)計時安排每一級流水線計算所需的時鐘數(shù)大致相同。這種碼字構(gòu)造和編碼聯(lián)合設(shè)計方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗證。通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實際應(yīng)用中具有很高的價值。目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點。

標(biāo)簽： LDPC FPGA 吞吐量編碼

上傳時間： 2013-07-26

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帶碼率控制的近無損圖像壓縮

數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實際應(yīng)用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對不同圖像壓縮時壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上，針對具體應(yīng)用背景，提出了一種基于塊的近無損壓縮方法。進一步利用圖像局部紋理特性分析，對不同特性的區(qū)域容忍不同的信息丟失程度，實現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進算法進行了硬件實現(xiàn)。實驗結(jié)果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實現(xiàn)較為精確的碼率控制的同時，能夠獲得較高的還原圖像質(zhì)量，而且硬件實現(xiàn)復(fù)雜度低，能夠滿足對圖像的實時壓縮要求。

標(biāo)簽： 碼率控制圖像壓縮

上傳時間： 2013-06-18

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基于FPGA的DDS的研究設(shè)計與實現(xiàn)

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細且相位連續(xù)的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數(shù)字通信領(lǐng)域。本論文是利用FPGA完成一個DDS系統(tǒng)。DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時鐘的控制下完成相位的累加(一般由ROM實現(xiàn))；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。本文根據(jù)設(shè)計指標(biāo)，進行了DDS系統(tǒng)分析和設(shè)計，包括DDS系統(tǒng)框圖的設(shè)計，相位控制字和頻率控字的設(shè)計，以及軟件和硬件設(shè)計，重點在于利用FPGA改進設(shè)計，包括控制系統(tǒng)(頻率控制器和初始相位控制器)，尋址系統(tǒng)(相位累加器和數(shù)據(jù)存儲器)，以及轉(zhuǎn)換系統(tǒng)(D/A轉(zhuǎn)換器和濾波器)的設(shè)計。介紹了利用現(xiàn)場可編程邏輯門陣列(FPGA)實現(xiàn)數(shù)控振蕩器(DNO，即DDS)的原理、電路結(jié)構(gòu)，重點介紹了DDS技術(shù)在FPGA中的實現(xiàn)方法，給出了采用ALTERA公司的FIEX1OK系列FPGA芯片EPF10K20TC144-4芯片進行直接數(shù)字頻率合成的VHDL源程序。

標(biāo)簽： FPGA DDS

上傳時間： 2013-04-24

上傳用戶：huangzchytems
基于FPGA的PWM發(fā)生器的研究與設(shè)計

PWM(脈沖寬度調(diào)制)是一種利用數(shù)字信號來控制模擬電路的控制技術(shù)，廣泛應(yīng)用于電源、電機、伺服系統(tǒng)、通信系統(tǒng)、電子控制器、功率控制等電力電子設(shè)備。PWM技術(shù)在逆變電路中的應(yīng)用最為廣泛，也是變頻技術(shù)的核心，同時在機床，液壓位置控制系統(tǒng)等機械裝置中也發(fā)揮著重要的作用。PWM技術(shù)已經(jīng)成為控制領(lǐng)域的一個熱點，因此研究PWM發(fā)生器對于基礎(chǔ)理論的發(fā)展和技術(shù)的改進都有十分重要的意義。論文研究的主要內(nèi)容是用任意波形作為調(diào)制信號通過特定的方法來產(chǎn)生所需要的PWM波形，任意波形的合成和PWM波形的生成是兩個主要任務(wù)。任意波形的合成是課題設(shè)計的一個難點，也是影響系統(tǒng)性能的關(guān)鍵因素之一。論文中波形合成采用直接數(shù)字頻率合成(DDS)技術(shù)來實現(xiàn)。DDS技術(shù)以相位為地址，通過查找離散幅度數(shù)據(jù)進行波形合成，具有輸出波形相位變化連續(xù)、分辨率高、頻率轉(zhuǎn)換速率快的優(yōu)點，而且通過設(shè)置控制字可靈活方便地改變輸出頻率，是目前波形合成的主流方法。實現(xiàn)PWM發(fā)生器的設(shè)計方法有多種。在綜合比較了單片機、DSP、ARM等常用開發(fā)工具特點的基礎(chǔ)上，本文提出了一種以可編程邏輯器件(PLD)為主體，單片機輔助配合的設(shè)計方法。隨著計算機技術(shù)和微電了技術(shù)的迅速發(fā)展，可編程邏輯器件的集成度和容量越來越大，基于PLD的設(shè)計方法正逐步成為一種主流于段，是近些年來電子系統(tǒng)設(shè)計的一個熱點。整個系統(tǒng)分為模擬波形產(chǎn)生、單片機控制電路、FPGA內(nèi)部功能模塊三大部分。FPGA部分的設(shè)計是以Altera公司的Quartus Ⅱ軟件為開發(fā)平臺，采用VHDL語言為主要輸入手段來完成內(nèi)部各功能模塊的設(shè)計輸入、編譯、仿真等調(diào)試工作，目標(biāo)載體選用性價比比較高的Altera公司的CycloneⅡ系列的器件；單片機控制電路主要負責(zé)控制字的設(shè)置和顯示，波形數(shù)據(jù)的接受與發(fā)送；用MATLAB軟件完成仟意波形的繪制和模擬任務(wù)。論文共分五章，詳細介紹了課題的背景、PWM發(fā)生器的發(fā)展和應(yīng)用以及選題的目的和意義等，論述了系統(tǒng)設(shè)計方案的可行性，對外圍電路和FPAG內(nèi)部功能模塊的設(shè)計方法進行了具體說明，并對仿真結(jié)果、系統(tǒng)的性能、存在的問題和改進方法等進行了分析和闡述。整個設(shè)計滿足PWM發(fā)生器的任務(wù)和功能要求，設(shè)計方法可行。

標(biāo)簽： FPGA PWM 發(fā)生器

上傳時間： 2013-06-03

上傳用戶：a155166
低速率語音聲碼器的研究與實現(xiàn)

數(shù)字語音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標(biāo)準(zhǔn)混合激勵線性預(yù)測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領(lǐng)域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。本論文闡述了一種基于FPGA的混合激勵線性預(yù)測聲碼器的研究與設(shè)計。首先介紹了語音編碼研究的發(fā)展?fàn)顩r以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設(shè)計上，利用DSP Builder、QuartusⅡ分別設(shè)計了其中的濾波器、分幀加窗處理、線性預(yù)測分析等關(guān)鍵模塊。在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進行功能仿真，為了便于仿真，系統(tǒng)中沒有設(shè)計的模塊在Simulink中用數(shù)學(xué)模型代替，仿真結(jié)果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質(zhì)量基本良好。

標(biāo)簽： 低速語音聲碼器

上傳時間： 2013-06-02

上傳用戶：lili1990
基于FPGA的頻率域MPEG2碼率轉(zhuǎn)換

近年來，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標(biāo)準(zhǔn)受到廣泛接受，視頻點播、視頻流和遠程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動態(tài)調(diào)整，轉(zhuǎn)碼正是實現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。視頻轉(zhuǎn)碼對時間的要求非常苛刻，以至于用高速的通用微處理器芯片也無法在規(guī)定的時間內(nèi)完成必要的運算。因此，必須為這樣的運算設(shè)計一個專用的高速硬線邏輯電路，在高速FPGA器件上實現(xiàn)或制成高速專用集成電路。用高密度的FPGA來構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實現(xiàn)專用集成電路的功能，因其成本低、設(shè)計周期短、功耗小、可靠性高、使用靈活等優(yōu)點而成為適合本課題的最佳選擇。本文根據(jù)MPEG-2中可變長編碼(VLC)理論，采用了兩級查找表減少了VLC存儲空間的使用，完成VLC編碼的實現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對FPGA可實現(xiàn)性，以空間換取復(fù)雜度的減少，實現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對解碼模塊以真實的bit流進行了貼近板級的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對P幀進行相應(yīng)處理即可改進場景變換對視頻質(zhì)量的影響，完成對TM5的算法的改進。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。

標(biāo)簽： MPEG2 FPGA 頻率碼率

上傳時間： 2013-07-22

上傳用戶：shinesyh
可重構(gòu)24bit音頻過采樣DAC的FPGA

基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號轉(zhuǎn)換為高精度的模擬信號(大于等于16位)。采用這一架構(gòu)進行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點，例如極低的失配噪聲和更高的可靠性，便于實現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達到的精度和動態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價值。本文采用∑-△結(jié)構(gòu)以FPGA方式實現(xiàn)了一個具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號下，達到了約150dB的信噪比。作為一個靈活的音頻DAC實現(xiàn)方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計與實現(xiàn)存在較大的難度。本文綜合大量文獻中的經(jīng)驗原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計流程；并據(jù)此設(shè)計了達到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運算單元少等優(yōu)點；此外在同樣信號采樣率下，調(diào)制器所需的時鐘頻率大大降低。文中的過采樣濾波模塊采用三級半帶濾波器和一個可變CIC濾波器級聯(lián)組成，可以達到最高128倍的過采樣比，同時具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實現(xiàn)對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號輸入時的不同精度要求。這是本文的另一創(chuàng)新之處。目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實現(xiàn)和驗證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特數(shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。

標(biāo)簽： FPGA bit DAC 24

上傳時間： 2013-07-08

上傳用戶：從此走出陰霾
全數(shù)字化超聲診斷儀中的應(yīng)用研究

數(shù)字超聲診斷設(shè)備在臨床診斷中應(yīng)用十分廣泛，研制全數(shù)字化的醫(yī)療儀器已成為趨勢。盡管很多超聲成像儀器設(shè)計制造中使用了數(shù)字化技術(shù)，但是我們可以說現(xiàn)代VLSI 和EDA 技術(shù)在其中并沒有得到充分有效的應(yīng)用。隨著現(xiàn)代電子信息技術(shù)的發(fā)展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關(guān)的領(lǐng)域都得到了較好的應(yīng)用，例如數(shù)字通信和相控雷達領(lǐng)域。在研究現(xiàn)代超聲成像原理的基礎(chǔ)上，我們首先介紹了常見的數(shù)字超聲成像儀器的基本結(jié)構(gòu)和模塊功能，同時也介紹了現(xiàn)代FPGA 和EDA 技術(shù)。隨后我們詳細分析討論了B 超中，全數(shù)字化波束合成器的關(guān)鍵技術(shù)和實現(xiàn)手段。我們設(shè)計實現(xiàn)了片內(nèi)高速異步FIFO 以降低采樣率，仿真結(jié)果表明資源使用合理且訪問時間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們設(shè)計實現(xiàn)了基于直接數(shù)字頻率合成原理的數(shù)控振蕩器，能夠給出一對幅值和相位較平衡的正交信號，且在FPGA 片內(nèi)實現(xiàn)方案簡單廉價。數(shù)控振蕩器輸出波形的頻率可動態(tài)控制且精度較高，對于隨著超聲在人體組織深度上的穿透衰減，導(dǎo)致回波中心頻率下移的聲學(xué)物理現(xiàn)象，可視作將回波接收機的中心頻率同步動態(tài)變化進行補償。還設(shè)計實現(xiàn)了B 型數(shù)字超聲診斷儀前端發(fā)射波束聚焦和掃描控制子系統(tǒng)。在單片F(xiàn)PGA 芯片內(nèi)部設(shè)計實現(xiàn)了聚焦延時、脈寬和重復(fù)頻率可動態(tài)控制的發(fā)射驅(qū)動脈沖產(chǎn)生器、線掃控制、探頭激勵控制、功能碼存儲等功能模塊，功能仿真和時序分析結(jié)果表明該子系統(tǒng)為設(shè)計實現(xiàn)高速度、高精度、高集成度的全數(shù)字化超聲診斷設(shè)備打下了良好的基礎(chǔ)，將加快其研發(fā)和制造進程，為生物醫(yī)學(xué)電子、醫(yī)療設(shè)備和超聲診斷等方面帶來新思路。

標(biāo)簽： 全數(shù)字中的應(yīng)用超聲診斷儀

上傳時間： 2013-05-30

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