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數(shù)(shù)據(jù)(jù)鏈路協(xié)(xié)議

  • mega8 四路PWM輸出

    mega8 四路PWM輸出

    標(biāo)簽： mega8 PWM 輸出

    上傳時(shí)間： 2014-01-07

    上傳用戶：qq521

  • 十五路遙控接收板

    十五路遙控接收板

    標(biāo)簽： 遙控接收

    上傳時(shí)間： 2013-12-28

    上傳用戶：liansi

  • j讀寫模塊的源程序范例,能實(shí)現(xiàn)非接觸IC卡的所有功能.

    j讀寫模塊的源程序范例,能實(shí)現(xiàn)非接觸IC卡的所有功能.

    標(biāo)簽： 讀寫模塊 源程序 范例 非接觸IC卡

    上傳時(shí)間： 2014-01-06

    上傳用戶：lvzhr

  • a/d公司8位微控制器aduc812（10路10位adc）應(yīng)用筆記

    a/d公司8位微控制器aduc812（10路10位adc）應(yīng)用筆記

    標(biāo)簽： aduc 812 adc 8位

    上傳時(shí)間： 2015-03-11

    上傳用戶：84425894

  • 有許多是考研要用的！三路歸并算法

    有許多是考研要用的！三路歸并算法，快速排序的非遞歸算法，無向連通圖的非遞歸的深度優(yōu)先遍歷等，，希望大家用得著

    標(biāo)簽： 算法

    上傳時(shí)間： 2014-01-01

    上傳用戶：wang5829

  • 自制的串口控制8路光藕隔離輸出

    自制的串口控制8路光藕隔離輸出，可以通過計(jì)算機(jī)串口控制，8路輸出

    標(biāo)簽： 串口控制 8路 光藕 隔離

    上傳時(shí)間： 2014-01-18

    上傳用戶：冇尾飛鉈

  • 四路MPEG1視頻采集卡

    四路MPEG1視頻采集卡，DDB文件 附原理圖 PCB圖紙

    標(biāo)簽： MPEG1 視頻采集卡

    上傳時(shí)間： 2014-01-11

    上傳用戶：tianyi223

  • Hopfield 網(wǎng)——擅長于聯(lián)想記憶與解迷路 實(shí)現(xiàn)H網(wǎng)聯(lián)想記憶的關(guān)鍵

    Hopfield 網(wǎng)——擅長于聯(lián)想記憶與解迷路 實(shí)現(xiàn)H網(wǎng)聯(lián)想記憶的關(guān)鍵，是使被記憶的模式樣本對應(yīng)網(wǎng)絡(luò)能量函數(shù)的極小值。 設(shè)有M個(gè)N維記憶模式，通過對網(wǎng)絡(luò)N個(gè)神經(jīng)元之間連接權(quán) wij 和N個(gè)輸出閾值θj的設(shè)計(jì)，使得: 這M個(gè)記憶模式所對應(yīng)的網(wǎng)絡(luò)狀態(tài)正好是網(wǎng)絡(luò)能量函數(shù)的M個(gè)極小值。 比較困難，目前還沒有一個(gè)適應(yīng)任意形式的記憶模式的有效、通用的設(shè)計(jì)方法。 H網(wǎng)的算法 1）學(xué)習(xí)模式——決定權(quán)重 想要記憶的模式，用-1和1的2值表示 模式：-1，-1，1，-1，1，1，... 一般表示： 則任意兩個(gè)神經(jīng)元j、i間的權(quán)重： wij=∑ap(i)ap(j)，p=1…p； P：模式的總數(shù) ap(s)：第p個(gè)模式的第s個(gè)要素（-1或1） wij：第j個(gè)神經(jīng)元與第i個(gè)神經(jīng)元間的權(quán)重 i = j時(shí)，wij=0，即各神經(jīng)元的輸出不直接返回自身。 2)想起模式： 神經(jīng)元輸出值的初始化 想起時(shí)，一般是未知的輸入。設(shè)xi(0)為未知模式的第i個(gè)要素（-1或1） 將xi(0)作為相對應(yīng)的神經(jīng)元的初始值，其中，0意味t=0。 反復(fù)部分：對各神經(jīng)元，計(jì)算： xi (t+1) = f (∑wijxj（t）-θi), j=1…n, j≠i n—神經(jīng)元總數(shù) f（）--Sgn（） θi—神經(jīng)元i發(fā)火閾值 反復(fù)進(jìn)行，直到各個(gè)神經(jīng)元的輸出不再變化。

    標(biāo)簽： Hopfield 聯(lián)想

    上傳時(shí)間： 2015-03-16

    上傳用戶：JasonC

  • (1)輸入E條弧<j,k>,建立AOE-網(wǎng)的存儲結(jié)構(gòu) (2)從源點(diǎn)v出發(fā),令ve[0]=0,按拓?fù)渑判蚯笃溆喔黜?xiàng)頂點(diǎn)的最早發(fā)生時(shí)間ve[i](1<=i<=n-1).如果得到的拓

    (1)輸入E條弧<j,k>,建立AOE-網(wǎng)的存儲結(jié)構(gòu) (2)從源點(diǎn)v出發(fā),令ve[0]=0,按拓?fù)渑判蚯笃溆喔黜?xiàng)頂點(diǎn)的最早發(fā)生時(shí)間ve[i](1<=i<=n-1).如果得到的拓樸有序序列中頂點(diǎn)個(gè)數(shù)小于網(wǎng)中頂點(diǎn)數(shù)n,則說明網(wǎng)中存在環(huán),不能求關(guān)鍵路徑,算法終止 否則執(zhí)行步驟(3)(3)從匯點(diǎn)v出發(fā),令vl[n-1]=ve[n-1],按逆拓樸排序求其余各頂點(diǎn)的最遲發(fā)生時(shí)間vl[i](n-2>=i>=2). (4)根據(jù)各頂點(diǎn)的ve和vl值,求每條弧s的最早發(fā)生時(shí)間e(s)和最遲開始時(shí)間l(s).若某條弧滿足條件e(s)=l(s),則為關(guān)鍵活動(dòng).

    標(biāo)簽： lt ve AOE gt

    上傳時(shí)間： 2014-11-28

    上傳用戶：fredguo

  • 日立SH-2 CPU核的VERLOG源碼

    日立SH-2 CPU核的VERLOG源碼，可在ISE6上綜合，有說明文檔

    標(biāo)簽： VERLOG CPU SH 日立

    上傳時(shí)間： 2015-03-17

    上傳用戶：開懷常笑

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