·[各種變頻器的使用說明書].6SE70[各種變頻器的使用說明書].ABB[各種變頻器的使用說明書].LG[各種變頻器的使用說明書].SEW[各種變頻器的使用說明書].艾默生[各種變頻器的使用說明書].安邦信[各種變頻器的使用說明書].安川[各種變頻器的使用說明書].丹佛斯[各種變頻器的使用說明書].東洋[各種變頻器的使用說明書].東元[各種變頻器的使用說明書].東芝[各種變頻器的使用說明書].富凌
上傳時間： 2013-06-03
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生物醫(yī)學(xué)信號是源于一個生物系統(tǒng)的一類信號，像心音、腦電、生物序列和基因以及神經(jīng)活動等，這些信號通常含有與生物系統(tǒng)生理和結(jié)構(gòu)狀態(tài)相關(guān)的信息，它們對這些系統(tǒng)狀態(tài)的研究和診斷具有很大的價值。信號拾取、采集和處理的正確與否直接影響到生物醫(yī)學(xué)研究的準(zhǔn)確性，如何有效地從強(qiáng)噪聲背景中提取有用的生物醫(yī)學(xué)信號是信號處理技術(shù)的重要問題。 設(shè)計自適應(yīng)濾波器對帶有工頻干擾的生物醫(yī)學(xué)信號進(jìn)行濾波，從而消除工頻干擾，獲得最佳的濾波效果是本研究要解決的問題。生物醫(yī)學(xué)信號具有信號弱、噪聲強(qiáng)、頻率范圍較低、隨機(jī)性強(qiáng)等特點(diǎn)。由于心電(electrocardiogram，ECG)信號的確定性、穩(wěn)定性、規(guī)則性都比其他生物信號高，便于準(zhǔn)確評估和檢測濾波效果，本研究采用ECG信號作為原始的模板信號。 本研究將新的電子芯片技術(shù)與現(xiàn)代信號處理技術(shù)相結(jié)合，從過去單一的軟件算法研究，轉(zhuǎn)向軟件與硬件結(jié)合，從而提高自適應(yīng)速度和精度，而且可以使系統(tǒng)的開發(fā)周期縮短、成本降低、容易升級和變更。 采用現(xiàn)場可編程邏輯器件(Field Programmable Gate Array，F(xiàn)PGA)作為新的ECG快速提取算法的硬件載體，加快信號處理的速度。為了將ECG快速提取算法轉(zhuǎn)換為常用的適合于FPGA芯片的定點(diǎn)數(shù)算法，研究中詳細(xì)分析了定點(diǎn)數(shù)的量化效應(yīng)對自適應(yīng)噪聲消除器的影響，以及對浮點(diǎn)數(shù)算法和定點(diǎn)數(shù)算法的復(fù)合自適應(yīng)濾波器的各種參數(shù)的選擇，如步長因子和字長選擇。研究中以定點(diǎn)數(shù)算法中的步長因子和字長選擇，作為FPGA設(shè)計的基礎(chǔ)，利用串并結(jié)合的硬件結(jié)構(gòu)實(shí)現(xiàn)自適應(yīng)濾波器，并得到了預(yù)期的效果，準(zhǔn)確提取改善后的ECG信號。 研究中，在MATLAB(Matrix Laboratry)軟件的環(huán)境下模擬，選取帶有50Hz工頻干擾的不同信噪比的ECG原始信號，在浮點(diǎn)數(shù)情況下，原始信號通過采用最小均方LMS(LeastMean Squares)算法的浮點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善和收斂速度，確定不同的最佳μ值，并在定點(diǎn)數(shù)情況下，在最佳μ值的情況下，原始信號通過采用LMs算法的定點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善效果和采用硬件的經(jīng)濟(jì)性，確定最佳的定點(diǎn)數(shù)。并了解LMS算法中步長因子、定點(diǎn)數(shù)字長值對信號信噪比、收斂速度和硬件經(jīng)濟(jì)性的影響。從而得出針對含有工頻干擾的不同信噪比的原始ECG，應(yīng)該采用什么樣的μ值和什么樣的定點(diǎn)數(shù)才能對原始ECG的改善和以后的硬件實(shí)現(xiàn)取得最佳的效果，并根據(jù)所得到的數(shù)據(jù)和結(jié)果，在FPGA上實(shí)現(xiàn)自適應(yīng)濾波器，使自適應(yīng)濾波器能對帶有工頻干擾的ECG原始信號有最佳的濾波效果。
上傳時間： 2013-04-24
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隨著無線通信技術(shù)的不斷發(fā)展，人們對移動通信及寬帶無線接入業(yè)務(wù)需求的不斷增長，無線頻譜資源顯得日益匱乏。因此，如何提高頻譜利用率，一直以來就是無線通信領(lǐng)域研究的主要任務(wù)。認(rèn)知無線電的提出成為當(dāng)下解決頻譜資源稀缺的一個有效方法。而認(rèn)知無線電的特性要求認(rèn)知無線系統(tǒng)必須具備一個可重構(gòu)的自適應(yīng)調(diào)制解調(diào)器。因此，對于認(rèn)知無線電平臺中自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的深入研究具有重大的意義。 軟件無線電是實(shí)現(xiàn)認(rèn)知無線電的理想平臺。本文首先闡述了軟件無線電的基本工作原理及關(guān)鍵技術(shù)，對多速率信號處理中的內(nèi)插和抽取、帶通采樣、數(shù)字下變頻、濾波等技術(shù)進(jìn)行了分析與探討，為設(shè)計自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的設(shè)計提供了理論基礎(chǔ)。然后介紹了認(rèn)知無線電系統(tǒng)的構(gòu)成和基本工作方式，接著重點(diǎn)研究了其中通信模塊的FPGA實(shí)現(xiàn)。在通信模塊的實(shí)現(xiàn)中，研究了基于認(rèn)知無線電的BPSK、π/4 DQPSK、8PSK及16QAM調(diào)制解調(diào)技術(shù)，簡要論述了他們的基本概念和原理，并給出了設(shè)計方案。接著按信號流程逐一介紹了各個功能模塊在DSP+FPGA硬件平臺上的實(shí)現(xiàn)，并對得到的數(shù)據(jù)進(jìn)行了分析，給出了性能測試結(jié)果。在此基礎(chǔ)上，結(jié)合認(rèn)知無線電系統(tǒng)的要求，提出了可變調(diào)制方式，可變傳輸帶寬的自適應(yīng)可重構(gòu)調(diào)制解調(diào)器的設(shè)計方案，并對其中一些關(guān)鍵模塊的硬件實(shí)現(xiàn)給出了分析，同時給出了收端波特率識別的策略。最后，論文提出了一些新的自適應(yīng)技術(shù)，如波特率估計、信噪比估計等，并給出了應(yīng)用這些技術(shù)的自適應(yīng)調(diào)制解調(diào)器的改進(jìn)方案。
標(biāo)簽： FPGA 無線 調(diào)制解調(diào)器
上傳時間： 2013-06-17
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一種pdu短信編碼工具，可以將數(shù)據(jù)轉(zhuǎn)換成unlcode碼，方便gsm方面的開發(fā)
上傳時間： 2013-05-21
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D-06 ALLEGRO 是通用型的GSM撥號器和控制器，它既可以用于家庭又可以用于工業(yè)自動控制，用于安全防范或遠(yuǎn)程數(shù)據(jù)傳輸工程，觸發(fā)任何一個輸入端將會使得該裝置以短信的方式發(fā)送報告到已編好程的電話號碼上或直接打電話，通過發(fā)送特定的短信到該裝置上，你可以打開或關(guān)閉遠(yuǎn)端控制輸出端。基本設(shè)定是，GD-06提供4個輸入觸發(fā)端和3個輸出端。 可以通過對該裝置發(fā)送短信進(jìn)行編程或通過互聯(lián)網(wǎng)用捷豹GSMLINK網(wǎng)頁進(jìn)行編程。 專業(yè)模式允許所有的輸入和輸出端的全面編程，觸發(fā)監(jiān)聽模式，GPRS數(shù)據(jù)通訊和模擬數(shù)據(jù)發(fā)送。
上傳時間： 2013-10-22
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介紹一種簡便的方法, 只用軟件就可以將轉(zhuǎn)換器位數(shù)提高, 并且還能同時提高采樣系統(tǒng)的信噪比。通過實(shí)際驗(yàn)證, 證明該方法是成功的。
上傳時間： 2013-11-11
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將模擬信號轉(zhuǎn)換為數(shù)字信號后再進(jìn)行處理,是當(dāng)前信號處理普遍使用的方法,模數(shù)轉(zhuǎn)換器（ADC）就是將模擬信號轉(zhuǎn)換為數(shù)字信號的器件,所以計算其有效轉(zhuǎn)換位數(shù)對系統(tǒng)性能評估就顯得尤為重要。文中結(jié)合項(xiàng)目工程實(shí)踐,討論了ADC有效轉(zhuǎn)換位數(shù)的兩種測試方法:噪聲測試法和信噪比測試法,并對兩種方法進(jìn)行了仿真與分析。
標(biāo)簽： ADC 模數(shù)轉(zhuǎn)換器 計算
上傳時間： 2013-12-17
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摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻(xiàn)標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實(shí)現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達(dá)到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達(dá)到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達(dá)到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認(rèn)為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達(dá)到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點(diǎn)依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時鐘分相技術(shù), 可以有效地用低頻時鐘實(shí)現(xiàn)相當(dāng)于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標(biāo)簽： 時鐘 分相 技術(shù)應(yīng)用
上傳時間： 2013-12-17
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高速數(shù)據(jù)轉(zhuǎn)換器評估平臺(HSDCEP)是基于PC的平臺，提供評估Maxim RF數(shù)/模轉(zhuǎn)換器(RF-DAC，支持更新速率≥ 1.5Gsps)和Maxim數(shù)字上變頻器(DUC)的齊全工具。HSDCEP可以在每對數(shù)據(jù)引腳產(chǎn)生速率高達(dá)1.25Gbps的測試碼型，支持多達(dá)4條并行16位LVDS總線。通過USB 2.0端口將最長64兆字(Mw)、每字16位寬的數(shù)據(jù)碼型裝載至HSDCEP存儲器
標(biāo)簽： HSDCEP 高速數(shù)據(jù) 轉(zhuǎn)換器 評估平臺
上傳時間： 2013-10-25
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對於輸出電壓處於輸入電壓範(fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意
上傳時間： 2013-11-19
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