隨著電子技術的快速發展，各種電子設備對時間精度的要求日益提升。在衛星發射、導航、導彈控制、潛艇定位、各種觀測、通信等方面，時鐘同步技術都發揮著極其重要的作用，得到了廣泛的推廣。對于分布式采集系統來說，中心主站需要對來自于不同采集設備的采集數據進行匯總和分析，得到各個采集點對同一事件的采集時間差異，通過對該時間差異的分析，最終做出對事件的準確判斷。如果分布式采集系統中的各個采集設備不具有統一的時鐘基準，那么得到的各個采集時間差異就不能反映出實際情況，中心主站也無法準確地對事件進行分析和判斷，甚至得出錯誤的結論。因此，時鐘同步是分布式采集系統正常運作的必要前提。 目前國內外時鐘同步領域常用的技術有GPS授時技術，鎖相環技術和IRIG-B 碼等。GPS授時技術雖然精度高，抗干擾性強，但是由于需要專用的GPS接收機，若單純使用GPS 授時技術做時鐘同步，就需要在每個采集點安裝接收機，成本較高。鎖相環是一種讓輸出信號在頻率和相位上與輸入參考信號同步的技術，輸出信號的時鐘準確度和穩定性直接依賴于輸入參考信號。IRIG-B 碼是一種信息量大，適合傳輸的時間碼，但是由于其時間精度低，不適合應用于高精度時鐘同步的系統。基于上述分析，本文結合這三種常用技術，提出了一種基于FPGA的分布式采集系統時鐘同步控制技術。該技術既保留了GPS 授時的高精確度和高穩定性，又具備IRIG-B時間碼易傳輸和低成本的特性，為分布式采集系統中的時鐘同步提供了一種新的解決方案。 本文中的設計采用了Ublox公司的精確授時GPS芯片LEA-5T，通過對GPS芯片串行時間信息解碼，獲得準確的UTC時間，并實現了分布式采集系統中各個采集設備的精確時間打碼。為了能夠使整個分布式采集系統具有統一的高精度數據采集時鐘，本論文采用了數模混合的鎖相環技術，將GPS 接收芯片輸出的高精度秒信號作為參考基準，生成了與秒信號高精度同步的100MHZ 高頻時鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分，將B 碼的準時標志與GPS 秒信號同步，提高了IRIG-B 碼的時間精度。在分布式采集系統中，IRIG-B時間碼能直接通過串口或光纖將各個采集點時間與UTC時間統一，節約了各點布設GPS 接收機的高昂成本。最后，通過PC104總線對時鐘同步控制卡進行了數據讀取和測試，通過實驗結果的分析，提出了改進方案。實驗表明，改進后的時鐘同步控制方案具有很高的時鐘同步精度，對時鐘同步技術有著重大的推進意義！
上傳時間： 2013-08-05
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近年來，語音識別研究大部分集中在算法設計和改進等方面，而隨著半導體技術的高速發展，集成電路規模的不斷增大與各種研發技術水平的不斷提高，新的硬件平臺的推出，語音識別實現平臺有了更多的選擇。語音識別技術在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統結合后，逐漸向實用化、小型化方向發展。 本課題通過對現有各種語音特征參數與孤立詞語音識別模型進行研究的基礎上，重點探索基于動態時間規整算法的DTW模型在孤立詞語音識別領域的應用，并結合基于FPGA的SOPC系統，在嵌入式平臺上實現具有較好精度與速度的孤立詞語音識別系統。 本系統整體設計基于DE2開發平臺,采用基于Nios II的SOPC技術。采用這種解決方案的優點是實現了片上系統，減少了系統的物理體積和總體功耗；同時系統控制核心都在FPGA內部實現，可以極為方便地更新和升級系統，大大地提高了系統的通用性和可維護性。 此外，由于本系統需要大量的高速數據運算，在設計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實現了語音信號的端點檢測模塊，FFT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設計模塊。為了提高系統的整體性能，作者充分利用了FPGA的高速并行的優勢，以及配套開發環境中的Avalon總線自定義硬件外設，使系統處理數字信號的能力大大提高，其性能優于傳統的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面： （1）結合ALTERA CYCLONE II芯片的特點，確定了基于FPGA語音識別系統的總體設計，在此基礎上進行了系統的軟硬件的選擇和設計。 （2）自主設計了純硬件描述語言的驅動電路設計，完成了高速語音采集的工作，并且對存儲數據芯片SRAM中的原始語音數據進行提取導入MATLAB平臺測試數據的正確性。整個程序測試的方式對系統的模塊測試起到重要的作用。 （3）完成高速定點256點的FFT模塊的設計，此模塊是系統成敗的關鍵，實現高速實時的運算。 （4）結合SOPC的特性，設計了人機友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅動接口設計完成用戶定制的系統。 （5）進行了整體系統測試，系統可以較穩定地實現實時處理的目的，具有一定的市場潛在價值。
上傳時間： 2013-05-23
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移動無線信道特性對移動通信系統性能具有重要影響，移動信道建模和仿真對移動通信系統的研發具有重要意義。因此，對移動信道建模與仿真進行研究，具有重要的理論意義和實際應用價值。 本文從無線電波的傳播特點出發，分析了無線電波的傳播模型和描述信道特性的主要參數，重點分析了移動小尺度衰落模型；結合無線電波傳輸環境的特點，研究了平坦衰落信道和頻率選擇性信道的特點，設計了基于FPGA的移動無線信道仿真器，同時給予了軟硬件驗證。 本文從衰落的數學模型角度研究了信道傳輸特性，以及各項參數對信道特性的影響。主要做了以下幾個方面的工作： 1.簡要介紹了無線電通信的發展史及信道建模與仿真的意義；論述了信道對無線信號主要的三類影響：自由空間的路徑損失、陰影衰落、多徑衰落；分析了無線通信傳播環境，移動無線通信信道仿真的基本模型，同時介紹了用正弦波疊加法和成型濾波器法建立信道確定型仿真模型的具體實現方法。 2.對移動無線信道特性進行了Matlab仿真，對仿真結果進行了對比分析，對影響信道特性的主要參數設置進行了分析仿真。 3.設計了一種基于FPGA的移動無線信道仿真器，并對實現該仿真器的關鍵技術和實現方法進行了分析。該信道仿真器能夠實時模擬窄帶信號條件下無線信道的主要特點，如多徑時延、多普勒頻移、瑞利衰落等，其主要的技術指標達到了設計要求。該模擬器結構簡單，參數可調，易于擴展，通用性強，可以部分或全部集成到處于研制階段的接收機中，以便于性能測試，也可應用于教學實踐。
上傳時間： 2013-04-24
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DDR2 SDRAM是目前內存市場上的主流內存。除了通用計算機系統外，大量的嵌入式系統也紛紛采用DDR2內存，越來越多的SoC系統芯片中會集成有DDR2接口模塊。因此，設計一款匹配DDR2的內存控制器將會具有良好的應用前景。 論文在研究了DDR2的JEDEC標準的基礎上，設計出DDR2控制器的整體架構，采用自項向下的設計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執行模塊和數據通道模塊的RTL級設計。根據在設計中遇到的問題，對DDR2控制器的整體架構進行改進與完善。在分析了Altera數字PHY的基本性能的基礎上，設計DDR2控制器與數字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺，針對設計的具體功能進行仿真驗證，并實現在Altera Stratix II GX90開發板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設計的DDR2控制器的主要特點是： 1.支持數字PHY電路，不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節約了設計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應用范圍更為廣闊。 4.支持DDR2的三項新技術，充分發揮DDR2內存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內存的控制。
上傳時間： 2013-06-10
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H.264/AVC是由國際電信聯合會的視頻專家組和國際標準化組織的運動圖像專家組組成的聯合視頻小組制定的下一代視頻壓縮標準。新標準采用了一些先進算法，因此具有優異的壓縮性能和極好的網絡親和性，滿足低碼率情況下的高質量視頻的傳輸。 H.264/AVC采用的先進算法包括多模式幀間預測、1/4像素精度預測、整數變換量化、去方塊濾波和熵編碼。本論文著重對整數變換與量化、去方塊濾波做了研究。整數變換是一種只有加法和移位的運算，量化可以通過查表和乘法操作就可以完成，避免了反變換的時候失配問題，沒有精度損失；去方塊濾波是一種用來去除低碼率情況下的每個宏塊的塊效應，提高了解碼圖像的外觀。 本文主要從算法研究和硬件實現兩方面著手，在算法研究方面設計了一個可視化測試軟件，在硬件實現方面主要對整數變換、量化和去方塊濾波做了研究和實現。視頻壓縮技術的關鍵在于視頻壓縮算法及其芯片的實現，FPGA可重復使用，設計修改靈活，片內資源豐富，具備DSP模塊等優勢。在本論文的目標實現部分模塊FPGA的硬件設計，用Verilog完成了關鍵部分的設計。首先簡要介紹了視頻壓縮基本原理，常用視頻壓縮標準及其特性以及國內外的研究動態，并對H.264標準基本檔次所涉及的核心技術進行了詳細介紹，兩種分層結構分別討論。其次在掌握了H.264.算法及編解碼流程的基礎上，設計了基于H.264編解碼的可視化軟件平臺。然后詳細介紹了整數變換、量化、反變換和反量化核心模塊的設計和實現，并在Altera的軟件和開發板上進行了仿真驗證；對去方塊濾波算法做了軟件研究測試，并給出了一種改進的硬件整體結構設計。最后，對全文工作進行了總結和對未來研究工作做了展望。我在課題中所做的主要工作有： 1.查閱相關文獻，熟悉H.264.標準及整數變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺設計。 3.用Verilog完成了整數變換量化、反變換反量化模塊FPGA設計與驗證。 4.去方塊濾波器的算法研究、仿真和硬件整體結構設計。
上傳時間： 2013-04-24
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JPEG 2000是為適應不斷發展的圖像壓縮應用而出現的新的靜止圖像壓縮標準，小波變換是JEPG 2000核心算法之一。小波變換是一種可達到時(空)域或頻率域局部化的時頻域或空頻域分析方法，其多尺度分解特性符合人類的視覺機制，更加適用于圖像信息的處理。提升小波變換是一類不采用傅立葉變換做為主要分析工具的小波變換新方法，提升小波變換的提出大大簡化了小波變換的計算，使其在實時信號處理領域得到廣泛的應用。通過提升的方法很容易構造一般的整數小波變換，由于圖像一般用位數較低的整數表示，整數小波變換可以將為整數序列的圖像矩陣映射成整數小波系數矩陣，這就大大簡化了小波變換的硬件電路設計。在當今數字化和信息化時代背景下，研究具有高速硬件處理功能的可變程邏輯器件在圖像壓縮算法領域的應用已經成為當今研究的熱點。 本文旨在探討和研制基于FPGA的小波變換模塊的可能性和方法。本文采用Xilinx公司的Spartan-Ⅲ系列芯片，根據JPEG 2000推薦無損提升小波算法和有損提升小波算法，設計圖像壓縮系統的小波變換模塊。主要工作如下： 第一部分介紹了傳統小波分析理論和提升小波分析理論。包括連續小波時頻局域性的特征，離散小波變換系數的意義，多分辨分析引出的構造小波基的系統方法和計算離散小波的快速算法等。重點放在介紹正交小波和雙正交小波的構造方法，并介紹了數字圖像在小波域的特點。討論了提升小波變換的基本思想，討論了用提升方法構造小波基以及傳統小波變換的提升實現，討論了整數小波變換。 第二部分介紹了FPGA結構及其設計流程。介紹了FPGA/CPLD器件的特征、發展趨勢及FPGA/CPLD基本結構，然后重點介紹了本文用到的Xilinx公司Spartan-Ⅲ系列芯片的結構特點，以及Xilinx的FPGA開發軟件ISE，最后介紹了硬件描述語言VHDL語言的特點。 最后一部分是本論文研究的主要內容，即JPEG 2000中最核心的算法-提升格式小波變換的一維變換模塊設計和二維變換模塊設計。一維提升小波變換模塊采用兩種不同的電路結構進行設計-低速低功耗的串行流水線結構和高速高功耗的并行陣列結構。同樣，二維小波變換模塊也采用了兩種不同的電路結構進行設計-低速低功耗的折疊結構和高速高功耗的串行結構。 文章對提升小波變換的FPGA實現中的大量細節問題進行了討論，給出了每種結構提升小波變換模塊的電路原理圖，并對原理圖進行了仿真測試，仿真測試結果不僅表明了模塊功能的正確性，而且表明不同小波模塊可以滿足相應領域的實際要求。
上傳時間： 2013-06-08
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阮新波資料，英文資料，包括其作品，大家速速來下載
標簽： 講義
上傳時間： 2013-06-07
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太陽電池光伏特性的測量實驗太陽電池也稱為光伏電池，是將太陽光源直接轉換成電能的元件，經由這種元件封裝成太陽電池模級，再按需求將一塊以上的模組組合成一定功率的太陽電池陣列，再經連接電池，測量控制
上傳時間： 2013-06-07
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伴隨高速DSP技術的廣泛應用，實時快速可靠地進行數字信號處理成為用戶追求的目標。同時，由于可編程器件在速度和集成度方面的飛速提高，使得利用硬件實現數字信號實時快速可靠處理有了新的途徑。 FIR濾波器是數字信號處理中常用部件，它的最大優點在于：設計任何幅頻特性時，可以具有嚴格的線性相位，這一點對數字信號的實時處理非常關鍵。 FPGA是常用的可編程器件，它所具有的查找表結構非常適用于實現實時快速可靠的FIR濾波器，在加上VHDL語言靈活的描述方法以及與硬件無關的特點，使得使用VHDL語言基于FPGA芯片實現FIR濾波器成為研究的方向。 本文對基于FPGA的FIR數字濾波器實現進行了研究，并設計了一個16階的FIR低通濾波器。所做的主要工作為： 1.以FIR數字濾波器的基本理論為依據，使用分布式算法作為濾波器的硬件實現算法，并對其進行了詳細的討論。針對分布式算法中查找表規模過大的缺點，采用多塊查找表的方式減小硬件規模。 2.在設計中采用了自頂向下的層次化、模塊化的設計思想，將整個濾波器劃分為多個模塊，利用VHDL語言的描述方法進行了各個功能模塊的設計，最終完成了FIR數字濾波器的系統設計。 3.采用FLEX10K系列器件實現一個16階的FIR低通濾波器的設計實例，用MAX+PLUSII軟件進行了仿真，并用MATLAB對仿真結果進行了分析，證明所設計的FIR數字濾波器功能正確。 仿真結果表明，本論文所設計的FIR濾波器硬件規模較小，采樣率達到了17.73MHz。同時只要將查找表進行相應的改動，就能分別實現低通、高通、帶通FIR濾波器，體現了設計的靈活性。
上傳時間： 2013-04-24
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頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器，它廣泛應用于無線電、電視、雷達及通信等領域，為分析和改善電路的性能提供了便利的手段。而傳統的掃頻儀由多個模塊構成，電路復雜，體積龐大，而且在高頻測量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設計的方法，針對可編程邏輯器件的特點，對硬件實現方法進行了探索。 本文對三大關鍵技術進行了深入研究： 第一，由掃頻信號發生器的設計出發，對直接數字頻率合成技術(DDS)進行了系統的理論研究，并改進了ROM壓縮方法，在提高壓縮比的同時，改進了DDS系統的雜散度，并且利用該方法實現了幅度和相位可調制的DDS系統-掃頻信號發生器。 第二，為了提高系統時鐘的工作頻率，對流水線算法進行了深入的研究，并針對累加器的特點，進行了一系列的改進，使系統能在100MHz的頻率下正常工作。 第三，從系統頻率特性測試的理論出發，研究如何在FPGA中提高多位數學運算的速度，從而提出了一種實現多位BCD碼除法運算的方法—高速串行BCD碼除法；隨后，又將流水線技術應用于該算法，對該方法進行改進，完成了基于流水線技術的BCD碼除法運算的設計，并用此方法實現了頻率特性的測試。 在研究以上理論方法的基礎上，以大規模可編程邏輯器件EP1K100QC208和微處理器89C52為實現載體，提出了基于單片機和FPGA體系結構的集成化設計方案；以VerilogHDL為設計語言，實現了頻率特性測試儀主要部分的設計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務，而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現了可編程邏輯器件的優勢。 本文首先對相關的概念理論進行了介紹，包括DDS原理、流水線技術等，進而提出了系統的總體設計方案，包括設計工具、語言和實現載體的選擇，而后，簡要介紹了微處理器電路和外圍電路，最后，較為詳細地闡述了兩個主要模塊的設計，并給出了實現方式。
上傳時間： 2013-06-08
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