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時(shí)(shí)間序列建模預(yù)(yù)測(cè)(cè)

  • 基于Matlab的三相電壓型PWM整流器建模與仿真

    ·基于Matlab的三相電壓型PWM整流器建模與仿真

    標(biāo)簽: Matlab PWM 三相電壓型 整流器

    上傳時(shí)間: 2013-05-28

    上傳用戶:hechao3225

  • 基于FPGA的m序列發(fā)生器實(shí)現(xiàn)

    ·基于FPGA的m序列發(fā)生器實(shí)現(xiàn)

    標(biāo)簽: FPGA 序列 發(fā)生器

    上傳時(shí)間: 2013-04-24

    上傳用戶:gengxiaochao

  • 三相異步電動(dòng)機(jī)Y-△起動(dòng)控制(Flash)

    ·三相異步電動(dòng)機(jī)Y-△起動(dòng)控制(Flash)

    標(biāo)簽: Flash 三相異步電動(dòng)機(jī) 起動(dòng) 控制

    上傳時(shí)間: 2013-04-24

    上傳用戶:hhkpj

  • 系統(tǒng)建模與仿真技術(shù)

    系統(tǒng)建模與仿真技術(shù) 主要介紹了各種算法以及基于MATLAB的仿真

    標(biāo)簽: 系統(tǒng)建模 仿真技術(shù)

    上傳時(shí)間: 2013-06-22

    上傳用戶:Jason1990

  • 數(shù)學(xué)建模的算法大全

    與數(shù)學(xué)建模有關(guān)的所有算法,且有各種模型舉例,很實(shí)用哦

    標(biāo)簽: 數(shù)學(xué)建模 算法

    上傳時(shí)間: 2013-06-24

    上傳用戶:shiny3333

  • Xilinx的FPGA 中的matlab simulink建模

    Xilinx的FPGA 中的matlab simulink建模,內(nèi)有幾種調(diào)制方式,比如QPSK等

    標(biāo)簽: simulink Xilinx matlab FPGA

    上傳時(shí)間: 2013-08-16

    上傳用戶:zhishenglu

  • FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能

    FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能,臺(tái)灣人寫的,關(guān)于FPGA應(yīng)用的技術(shù)文章

    標(biāo)簽: FPGA 嵌入式 系統(tǒng) 性能

    上傳時(shí)間: 2013-08-20

    上傳用戶:liuwei6419

  • EDA工程建模及其管理方法研究2

    EDA工程建模及其管理方法研究2 1 隨著微電子技術(shù)與計(jì)算機(jī)技術(shù)的日益成熟,電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)在電子產(chǎn)品與集成電路 (IC)芯片特別是單片集成(SoC)芯片的設(shè)計(jì)應(yīng)用中顯得越來(lái)越重要。EDA技術(shù)采用“自上至下”的設(shè)計(jì)思想,允許設(shè)計(jì)人員能夠從系統(tǒng)功能級(jí)或電路功能級(jí)進(jìn)行產(chǎn)品或芯片的設(shè)計(jì),有利于產(chǎn)品在系統(tǒng)功能上的綜合優(yōu)化,從而提高了電子設(shè)計(jì)項(xiàng)目的協(xié)作開發(fā)效率,降低新產(chǎn)品的研發(fā)成本。 近十年來(lái),EDA電路設(shè)計(jì)技術(shù)和工程管理方面的發(fā)展主要呈現(xiàn)出兩個(gè)趨勢(shì): (1) 電路的集成水平已經(jīng)進(jìn)入了深亞微米的階段,其復(fù)雜程度以每年58%的幅度迅速增加,芯片設(shè)計(jì)的抽象層次越來(lái)越高,而產(chǎn)品的研發(fā)時(shí)限卻不斷縮短。 (2) IC芯片的開發(fā)過(guò)程也日趨復(fù)雜。從前期的整體設(shè)計(jì)、功能分,到具體的邏輯綜合、仿真測(cè)試,直至后期的電路封裝、排版布線,都需要反復(fù)的驗(yàn)證和修改,單靠個(gè)人力量無(wú)法完成。IC芯片的開發(fā)已經(jīng)實(shí)行多人分組協(xié)作。由此可見(jiàn),如何提高設(shè)計(jì)的抽象層次,在較短時(shí)間內(nèi)設(shè)計(jì)出較高性能的芯片,如何改進(jìn)EDA工程管理,保證芯片在多組協(xié)作設(shè)計(jì)下的兼容性和穩(wěn)定性,已經(jīng)成為當(dāng)前EDA工程中最受關(guān)注的問(wèn)題。

    標(biāo)簽: EDA 工程建模 管理方法

    上傳時(shí)間: 2013-11-10

    上傳用戶:yan2267246

  • 基于二叉樹的時(shí)序電路測(cè)試序列設(shè)計(jì)

      為了實(shí)現(xiàn)時(shí)序電路狀態(tài)驗(yàn)證和故障檢測(cè),需要事先設(shè)計(jì)一個(gè)輸入測(cè)試序列。基于二叉樹節(jié)點(diǎn)和樹枝的特性,建立時(shí)序電路狀態(tài)二叉樹,按照電路二叉樹節(jié)點(diǎn)(狀態(tài))與樹枝(輸入)的層次邏輯關(guān)系,可以直觀和便捷地設(shè)計(jì)出時(shí)序電路測(cè)試序列。用測(cè)試序列激勵(lì)待測(cè)電路,可以驗(yàn)證電路是否具有全部預(yù)定狀態(tài),是否能夠?qū)崿F(xiàn)預(yù)定狀態(tài)轉(zhuǎn)換。

    標(biāo)簽: 二叉樹 時(shí)序電路 測(cè)試序列

    上傳時(shí)間: 2013-10-19

    上傳用戶:qitiand

  • 序列信號(hào)發(fā)生器與序列信號(hào)檢測(cè)器的設(shè)計(jì)

    序列信號(hào)發(fā)生器與序列信號(hào)檢測(cè)器的設(shè)計(jì)詳細(xì)版

    標(biāo)簽: 序列信號(hào) 發(fā)生器 檢測(cè)器

    上傳時(shí)間: 2013-11-07

    上傳用戶:yeling1919

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