基于M S P 430單片機的數(shù)字電壓表的設計設計電路圖
上傳時間： 2013-06-02
上傳用戶：FFAN
基于AT89C51單片機的數(shù)字電壓表的設計
上傳時間： 2013-07-10
上傳用戶：liglechongchong
單片機課程設計：采用51系列單片機和ADC設計一個數(shù)字電壓表，輸入為0～5V線性模擬信號，輸出通過LED顯示，要求顯示兩位小數(shù)。
標簽： 數(shù)字電壓表
上傳時間： 2013-04-24
上傳用戶：快樂的小糗糗
完整的紅外抄表系統(tǒng) 自己做過的項目 包括完整的程序和電路圖,PCB板圖 使用偉福編譯器編譯
上傳時間： 2013-07-14
上傳用戶：lhw888
隨著無線通信技術的不斷發(fā)展和社會需求的日益增長，對通信系統(tǒng)的傳輸質量和容量的要求也越來越大。現(xiàn)代通信系統(tǒng)為了追求更高的數(shù)據(jù)速率和頻譜效率，更趨向于采用非恒定包絡的調制方式，而非恒定包絡調制方式對功率放大器的非線性非常敏感，加上現(xiàn)代通信系統(tǒng)對功率放大器的效率提出了更高的要求，以及功率放大器本身有限的線性度，這就使功率放大器線性化技術成為無線通信系統(tǒng)的關鍵技術之一。 本文對功率放大器的線性化技術進行了系統(tǒng)的研究。首先，介紹功率放大器的非線性特性、記憶效應產(chǎn)生原理和常見的各種線性化技術，重點研究了目前流行的自適應數(shù)字預失真技術原理。其次，介紹了功率放大器的無記憶模型和有記憶模型，以及兩種實用的預失真實現(xiàn)方法--查表法和多項式法，在此基礎上重點研究了基于QRD_RLS自適應算法的記憶多項式法預失真技術，對該算法進行了Matlab仿真分析，為后面的FPGA實現(xiàn)奠定基礎。最后，確定了數(shù)字預失真實現(xiàn)的架構，介紹了與QRD_RLS算法實現(xiàn)相關的CORDIC技術、復數(shù)Givens旋轉及Systolic陣等原理，詳細闡述了基于CORDIC技術的復數(shù)QRD_RLS算法的Systolic實現(xiàn)，從而在FPGA上實現(xiàn)了數(shù)字預失真。 在軟件無線電思想的指導下，本文利用System Generator軟件完成了基于QRD_RLS算法的記憶多項式法的數(shù)字預失真的FPGA設計，并且在硬件平臺上檢驗了預失真效果。
標簽： FPGA 射頻功放 數(shù)字預失真
上傳時間： 2013-04-24
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圖像是人類智能活動重要的信息來源之一，是人類相互交流和認識世界的主要媒體。隨著信息高速公路、數(shù)字地球概念的提出，人們對圖像處理技術的需求與日劇增，同時VLSI技術的發(fā)展給圖像處理技術的應用提供了廣闊的平臺。圖像處理技術是圖像識別和分析的基礎，所以圖像處理技術對整個圖像工程來說就非常重要，對圖像處理技術的實現(xiàn)的研究也就具有重要的理論意義與實用價值，包括對傳統(tǒng)算法的改進和硬件實現(xiàn)的研究。仿生算法的興起為圖像處理問題的解決提供了一條十分有效的新途徑；FPGA技術的發(fā)展為圖像處理的硬件實現(xiàn)提供了有效的平臺。 @@ 本文在詳細介紹鄰域圖像處理算法及其數(shù)據(jù)結構、遺傳算法和蟻群算法基本原理的基礎上，將其應用于圖像增強和圖像分割的圖像處理問題之中，并將其用FPGA技術實現(xiàn)。論文中采用遺傳算法自適應的確定非線性變換函數(shù)的參數(shù)對圖像進行增強，在采用FPGA來實現(xiàn)的過程中先對系統(tǒng)進行模塊劃分，主要分為初始化模塊、選擇模塊、適應度模塊、控制模塊等，然后利用VHDL語言描述各個功能模塊，為了提高設計效率，利用IP核進行存儲器設計，利用DSP Builder進行數(shù)學運算處理。時序控制是整個系統(tǒng)設計的核心，為盡量避免毛刺現(xiàn)象，各模塊的時序控制都是采用單進程的Moore狀態(tài)機實現(xiàn)的。在圖像分割環(huán)節(jié)中，圖像分割問題轉換為求圖像的最大熵問題，采用蟻群算法對改進的最大熵確定的適應度函數(shù)進行優(yōu)化，并對基于FPGA和蟻群算法實現(xiàn)圖像分割的各個模塊設計進行了詳細介紹。 @@ 對實驗結果進行分析表明遺傳算法和蟻群算法在數(shù)字圖像處理中的使用明顯改善了處理的效果，在利用FPGA實現(xiàn)遺傳算法和蟻群算法的整個設計過程中由于充分發(fā)揮了FPGA的并行計算能力及流水線技術的應用，大大提高算法的運行速度。 @@關鍵詞：圖像處理；遺傳算法；蟻群算法；FPGA
標簽： FPGA 數(shù)字圖像處理
上傳時間： 2013-06-03
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基于CMOS攝像頭的智能尋跡車的設計與實現(xiàn)
上傳時間： 2013-07-28
上傳用戶：kkchan200
調整視頻圖像的分辨率需要視頻縮放技術。如果圖像縮放技術的處理速度達到實時性要求就可以應用于視頻縮放。 傳統(tǒng)圖像縮放技術利用插值核函數(shù)對已有像素點進行插值重建還原圖像。本文介紹了圖像插值的理論基礎一采樣定理，并對理想重建函數(shù)Sinc函數(shù)進行了討論。本文介紹了常用的線性圖像插值技術及像素填充、自適應插值和小波域圖像縮放等技術。然后，本文討論了分級線性插值算法的思想，設計并實現(xiàn)了FPGA上的分級雙三次算法。最后本文對各種算法的縮放效果進行了分析和討論。 本文在分析現(xiàn)有視頻縮放算法基礎之上，提出了分級線性插值算法，并應用在簡化線性插值算法中。分級線性插值算法以犧牲一定的計算精度為代價，用查找表代替乘法計算，降低了算法復雜度。本文設計并實現(xiàn)了分級雙三次插值算法，詳細說明了板上系統(tǒng)的模塊結構。最后本文將分級線性插值算法與原線性插值算法效果圖進行比較，比較結果顯示分級插值算法與原算法誤差較小，在放大比例較小時可以取代原算法。結果證明分級雙三次線性插值算法的FPGA實現(xiàn)能夠滿足額定幀頻，可以進行實時視頻縮放。
上傳時間： 2013-04-24
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工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學模型。應用常規(guī)的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結合，應用到實際的控制中，可以在線調整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡的研究主要是神經(jīng)網(wǎng)絡的理論研究、神經(jīng)網(wǎng)絡的應用研究和神經(jīng)網(wǎng)絡的實現(xiàn)技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經(jīng)網(wǎng)絡的實現(xiàn)技術研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術實現(xiàn)單神經(jīng)元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。 首先，對單神經(jīng)元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設計的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產(chǎn)生模塊和輸出模塊。在各個模塊的設計中進行了優(yōu)化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。
上傳時間： 2013-04-24
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MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術，合理規(guī)劃各計算子模塊的工作時序，將數(shù)據(jù)計算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計算量，加快了數(shù)據(jù)處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
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