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多路模擬信號采集器

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標簽： 多路模擬信號采集器

上傳時間： 2013-12-09

上傳用戶：wfl_yy
多路復用器、模擬開關設計指南

多路復用器、模擬開關設計指南

標簽： 多路復用器模擬開關設計指南

上傳時間： 2013-11-22

上傳用戶：guojin_0704
模塊時代之ADI實驗室電路

“半導體廠商越來越傾向于提供一攬子的解決方案，用以幫助客戶以最快的速度和最低的研發成本推出新產品，一個典型的例子就是“山寨手機”，但手機畢竟是高度集成的數字化產品，那么模擬電路的應用是否也可以走同樣的路呢？看來已經有廠家在這么做了，ADI實驗室電路的推出就是解決模擬電路/模擬－數字混合電路應用的一攬子解決方案。”

標簽： ADI 模塊實驗室電路

上傳時間： 2013-12-13

上傳用戶：love_stanford
時鐘分相技術應用

摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。關鍵詞: 時鐘分相技術; 應用中圖分類號: TN 79　　文獻標識碼:A 　　文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處理。 1　時鐘分相技術我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就可以提高為原來的4 倍(如圖1b 所示)。以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。近年來半導體技術的發展, 使高質量的分相功能在一片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都比較小。因此在我們的設計中, 通常用一個低頻、高精度的晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分相時鐘。這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2　應用實例 2. 1　應用在接入網中在通訊系統中, 由于要減少傳輸上的硬件開銷, 一般以串行模式傳輸圖3　時鐘分為4 個相位數據, 與其同步的時鐘信號并不傳輸。但本地接收到數據時, 為了準確地獲取數據, 必須得到數據時鐘, 即要獲取與數據同步的時鐘信號。在接入網中, 數據傳輸的結構如圖2 所示。數據以68MBös 的速率傳輸, 即每個bit 占有14. 7ns 的寬度, 在每個數據幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分相, 成功地實現了同步時鐘的獲取, 這部分電路目前已實際地應用在某通訊系統的接入網中。 2. 2　高速數據采集系統中的應用高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部分。高速的ADC 價格昂貴, 而且系統設計難度很高。以前就有人考慮使用多個低速圖5　分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較大的孔徑晃動(Aperture J itters) , 無法達到很好的時間分辨。現在使用時鐘分相芯片, 我們可以把分相技術應用在高速數據采集系統中: 以4 分相后圖6　分相技術提高系統的數據采集率的80MHz 采樣時鐘分別作為ADC 的轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。在每一采集通道中, 輸入信號經過緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個采集通道采集的是同一信號, 不過采樣點依次相差90°相位。通過存儲器中的數據重組, 可以使系統時鐘為80MHz 的采集系統達到320MHz 數據采集率(如圖6 所示)。 3　總結靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并避免了高速數字電路設計中一些問題, 降低了系統設計的難度。

標簽： 時鐘分相技術應用

上傳時間： 2013-12-17

上傳用戶：xg262122
振蕩電路的設計-實用電子路

振蕩電路的設計-實用電子路

標簽： 振蕩電路電子

上傳時間： 2013-11-02

上傳用戶：moerwang
20路單個依次流水燈電路圖設計

通過NE555的巧妙使用，構成的以NE555和CD40017為一體的二十路流水燈

標簽： 流水燈電路圖設計

上傳時間： 2013-10-26

上傳用戶：lalaruby
了解ADF7021的AFC環路并為實現最小前同步碼長度而進行優化

無線電通信網絡中的遠程收發器使用自己的獨立時鐘源。因此，這些收發器容易產生頻率誤差。當發射機啟動通信鏈路時，關聯的接收機需要在數據包的前同步碼階段校正這些誤差，以確保正確的解調

標簽： 7021 ADF AFC 環路

上傳時間： 2013-10-20

上傳用戶：qiaoyue
PCB布線設計-模擬和數字布線的異同

PCB布線設計－模擬和數字布線的異同工程領域中的數字設計人員和數字電路板設計專家在不斷增加，這反映了行業的發展趨勢。盡管對數字設計的重視帶來了電子產品的重大發展，但仍然存在，而且還會一直存在一部分與模擬或現實環境接口的電路設計。模擬和數字領域的布線策略有一些類似之處，但要獲得更好的工程領域中的數字設計人員和數字電路板設計專家在不斷增加，這反映了行業的發展趨勢。盡管對數字設計的重視帶來了電子產品的重大發展，但仍然存在，而且還會一直存在一部分與模擬或現實環境接口的電路設計。模擬和數字領域的布線策略有一些類似之處，但要獲得更好的結果時，由于其布線策略不同，簡單電路布線設計就不再是最優方案了。本文就旁路電容、電源、地線設計、電壓誤差和由PCB布線引起的電磁干擾(EMI)等幾個方面，討論模擬和數字布線的基本相似之處及差別。模擬和數字布線策略的相似之處旁路或去耦電容在布線時，模擬器件和數字器件都需要這些類型的電容，都需要靠近其電源引腳連接一個電容，此電容值通常為0.1mF。系統供電電源側需要另一類電容，通常此電容值大約為10mF。這些電容的位置如圖1所示。電容取值范圍為推薦值的1/10至10倍之間。但引腳須較短，且要盡量靠近器件(對于0.1mF電容)或供電電源(對于10mF電容)。在電路板上加旁路或去耦電容，以及這些電容在板上的位置，對于數字和模擬設計來說都屬于常識。但有趣的是，其原因卻有所不同。在模擬布線設計中，旁路電容通常用于旁路電源上的高頻信號，如果不加旁路電容，這些高頻信號可能通過電源引腳進入敏感的模擬芯片。一般來說，這些高頻信號的頻率超出模擬器件抑制高頻信號的能力。如果在模擬電路中不使用旁路電容的話，就可能在信號路徑上引入噪聲，更嚴重的情況甚至會引起振動。

標簽： PCB 布線設計模擬數字布線

上傳時間： 2013-11-03

上傳用戶：shaojie2080
信號完整性知識基礎(pdf)

現代的電子設計和芯片制造技術正在飛速發展，電子產品的復雜度、時鐘和總線頻率等等都呈快速上升趨勢，但系統的電壓卻不斷在減小，所有的這一切加上產品投放市場的時間要求給設計師帶來了前所未有的巨大壓力。要想保證產品的一次性成功就必須能預見設計中可能出現的各種問題，并及時給出合理的解決方案，對于高速的數字電路來說，最令人頭大的莫過于如何確保瞬時跳變的數字信號通過較長的一段傳輸線，還能完整地被接收，并保證良好的電磁兼容性，這就是目前頗受關注的信號完整性（SI）問題。本章就是圍繞信號完整性的問題，讓大家對高速電路有個基本的認識，并介紹一些相關的基本概念。第一章高速數字電路概述.....................................................................................51.1 何為高速電路...............................................................................................51.2 高速帶來的問題及設計流程剖析...............................................................61.3 相關的一些基本概念...................................................................................8第二章傳輸線理論...............................................................................................122.1 分布式系統和集總電路.............................................................................122.2 傳輸線的RLCG 模型和電報方程...............................................................132.3 傳輸線的特征阻抗.....................................................................................142.3.1 特性阻抗的本質.................................................................................142.3.2 特征阻抗相關計算.............................................................................152.3.3 特性阻抗對信號完整性的影響.........................................................172.4 傳輸線電報方程及推導.............................................................................182.5 趨膚效應和集束效應.................................................................................232.6 信號的反射.................................................................................................252.6.1 反射機理和電報方程.........................................................................252.6.2 反射導致信號的失真問題.................................................................302.6.2.1 過沖和下沖.....................................................................................302.6.2.2 振蕩：.............................................................................................312.6.3 反射的抑制和匹配.............................................................................342.6.3.1 串行匹配.........................................................................................352.6.3.1 并行匹配.........................................................................................362.6.3.3 差分線的匹配.................................................................................392.6.3.4 多負載的匹配.................................................................................41第三章串擾的分析...............................................................................................423.1 串擾的基本概念.........................................................................................423.2 前向串擾和后向串擾.................................................................................433.3 后向串擾的反射.........................................................................................463.4 后向串擾的飽和.........................................................................................463.5 共模和差模電流對串擾的影響.................................................................483.6 連接器的串擾問題.....................................................................................513.7 串擾的具體計算.........................................................................................543.8 避免串擾的措施.........................................................................................57第四章 EMI 抑制....................................................................................................604.1 EMI/EMC 的基本概念..................................................................................604.2 EMI 的產生..................................................................................................614.2.1 電壓瞬變.............................................................................................614.2.2 信號的回流.........................................................................................624.2.3 共模和差摸EMI ..................................................................................634.3 EMI 的控制..................................................................................................654.3.1 屏蔽.....................................................................................................654.3.1.1 電場屏蔽.........................................................................................654.3.1.2 磁場屏蔽.........................................................................................674.3.1.3 電磁場屏蔽.....................................................................................674.3.1.4 電磁屏蔽體和屏蔽效率.................................................................684.3.2 濾波.....................................................................................................714.3.2.1 去耦電容.........................................................................................714.3.2.3 磁性元件.........................................................................................734.3.3 接地.....................................................................................................744.4 PCB 設計中的EMI.......................................................................................754.4.1 傳輸線RLC 參數和EMI ........................................................................764.4.2 疊層設計抑制EMI ..............................................................................774.4.3 電容和接地過孔對回流的作用.........................................................784.4.4 布局和走線規則.................................................................................79第五章電源完整性理論基礎...............................................................................825.1 電源噪聲的起因及危害.............................................................................825.2 電源阻抗設計.............................................................................................855.3 同步開關噪聲分析.....................................................................................875.3.1 芯片內部開關噪聲.............................................................................885.3.2 芯片外部開關噪聲.............................................................................895.3.3 等效電感衡量SSN ..............................................................................905.4 旁路電容的特性和應用.............................................................................925.4.1 電容的頻率特性.................................................................................935.4.3 電容的介質和封裝影響.....................................................................955.4.3 電容并聯特性及反諧振.....................................................................955.4.4 如何選擇電容.....................................................................................975.4.5 電容的擺放及Layout ........................................................................99第六章系統時序.................................................................................................1006.1 普通時序系統...........................................................................................1006.1.1 時序參數的確定...............................................................................1016.1.2 時序約束條件...................................................................................1066.2 源同步時序系統.......................................................................................1086.2.1 源同步系統的基本結構...................................................................1096.2.2 源同步時序要求...............................................................................110第七章 IBIS 模型................................................................................................1137.1 IBIS 模型的由來...................................................................................... 1137.2 IBIS 與SPICE 的比較.............................................................................. 1137.3 IBIS 模型的構成...................................................................................... 1157.4 建立IBIS 模型......................................................................................... 1187.4 使用IBIS 模型......................................................................................... 1197.5 IBIS 相關工具及鏈接..............................................................................120第八章高速設計理論在實際中的運用.............................................................1228.1 疊層設計方案...........................................................................................1228.2 過孔對信號傳輸的影響...........................................................................1278.3 一般布局規則...........................................................................................1298.4 接地技術...................................................................................................1308.5 PCB 走線策略............................................................................................134

標簽： 信號完整性

上傳時間： 2014-05-15

上傳用戶：dudu1210004
pcb layout design(臺灣硬件工程師15年經驗

PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

標簽： layout design pcb 硬件工程師

上傳時間： 2013-10-22

上傳用戶：pei5