最經典的A星尋路算法,自己寫的,感覺很好!
標簽： 算法
上傳時間： 2017-02-04
上傳用戶：yepeng139
這是對A*尋路算法的一個封裝.使用非常簡單:1.指定尋路區域的大小(網格) 2.指定哪些節點是障礙物 3.給定出發節點點和目標節點, 尋路! 將返回最短路徑. 另外, 還可以設定遇到障礙物時只能繞著障礙物的角走
上傳時間： 2017-02-08
上傳用戶：jiahao131
基本思路：把各條弧上單位流量的費用看成某種長度,用Floyd求最短路的方法確定一條 ％ 自V1至Vn的最短路 再將這條最短路作為可擴充路,用求解最大流問題的方法將其上的流 ％ 量增至最大可能值 而這條最短路上的流量增加后,其上各條弧的單位流量的費用要重新 ％ 確定,如此多次迭代,最終得到最小費用最大流.
上傳時間： 2013-12-23
上傳用戶：jqy_china
在GRAPH中找出K條最短路徑,並且輸出到SP.txt檔中
上傳時間： 2013-12-16
上傳用戶：zsjzc
最短尋路算法，利用Astar算法實現，是arp游戲中的尋路模型，有圖例
標簽： 算法
上傳時間： 2017-06-23
上傳用戶：xuanchangri
最新版的雕刻機刀路軟件，里面有含有漢化版。使用前一定要先注冊，隨便填即可
標簽： coppercam
上傳時間： 2016-04-22
上傳用戶：凄凄切切
在團簇與激光相互作用的研究中和在團簇與加速器離子束的碰撞研究中，需要對加速器束流或者激光束進行脈沖化與時序同步，同時用于測量作用產物的探測系統如飛行時間譜儀(TOF)等要求各加速電場的控制具有一定的時序匹配。在整個實驗中，需要用到符合要求的多路脈沖時序信號控制器，而且要求各脈沖序列的周期、占空比、重復頻率等方便可調。為此，本論文基于FPGA設計完成了一款多路脈沖時序控制電路。 本文基于Altera公司的Cyclone系列FPGA芯片EPlC3T100C8，設計出了一款可以同時輸出8路脈沖序列、各脈沖序列之間具有可調高精度延遲、可調脈沖寬度及占空比等。論文討論了FPGA芯片結構及開發流程，著重討論了較高頻率脈沖電路的可編程實現方法，以及如何利用VHDL語言實現硬件電路軟件化設計的技巧與方法，給出了整個系統設計的原理與實現。討論了高精密電源的PWM技術原理及實現，并由此設計了FPGA所需電源系統。給出了配置電路設計、數據通信及接口電路的實現。開發了上層控制軟件來控制各路脈沖時序及屬性。 該電路工作頻率200MHz，輸出脈沖最小寬度可達到10ns，最大寬度可達到us甚至ms量級。可以同時提供l路同步脈沖和7路脈沖，并且7路脈沖相對于同步脈沖的延遲時間可調，調節步長為5ns。
上傳時間： 2013-06-15
上傳用戶：ZJX5201314
高級數據鏈路控制規程，是由ISO開發，面向比特的數據鏈路層協議，具有差錯檢測功能強大、高效和同步傳輸的等特點，是通信領域中應用最廣泛的協議之一。隨著大規模電路的集成度和工藝水平不斷提高，ARM處理器上的高級數據鏈路控制器外設，幾乎涵蓋了HDLC規程常用的大部分子集。利用ARM芯片對HDLC通信過程進行控制，將具有成本低廉、靈活性好、便于擴展為操作系統下的應用程序等優點。本文在這一背景下，提出了在ARM下實現鏈路層傳輸的方案，在方案中實現了基于HDLC協議子集的簡單協議。 本文以嵌入式的高速發展為背景，對基于ARM核微處理器的鏈路層通信規程進行研究，闡述了HDLC幀的結構、特點和工作原理，提出了在ARM芯片上實現HDLC規程的兩種方法，同時給出其設計方案、關鍵代碼和調試方法。其中，重點對無操作系統時中斷模式下，以及基于操作系統時ARM芯片上實現HDLC規程的方法進行了探討設計。
標簽： ARM 高級數據鏈路控制規程
上傳時間： 2013-08-04
上傳用戶：時代將軍
隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.
上傳時間： 2013-07-16
上傳用戶：asdkin
MIL-STD一1553B是一種集中控制式、時分指令/響應型多路串行數據總線標\r\n準，具有高可靠性和靈活性，已經成為現代航空機載系統設備互聯的最有效的解\r\n決方案，廣泛的應用于飛機、艦船、坦克等武器平臺上，并且越來越多的應用到\r\n民用領域。完成1553B總線數據傳輸功能的關鍵部件是總線接口芯片11][41。\r\n在對M幾STD一1553B數據總線協議進行研究后，參考國外一些芯片的功能結\r\n構，結合EDA技術，本論文提出了基于FPGA的1553B總線接口芯片的設計方案。\r\n在介紹了總線
上傳時間： 2013-08-26
上傳用戶：manlian
