目前的國(guó)內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號(hào)和數(shù)字圖像信號(hào)，雖然視頻信號(hào)能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號(hào)占用存儲(chǔ)空間太大，不便于進(jìn)行傳輸。本文設(shè)計(jì)了一種基于FPGA的數(shù)字圖像壓縮卡。 在過(guò)去的十幾年中，國(guó)際標(biāo)準(zhǔn)化組織制訂了一系列的國(guó)際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運(yùn)算復(fù)雜度也大大增加，本文簡(jiǎn)要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實(shí)驗(yàn)結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運(yùn)動(dòng)預(yù)測(cè)能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測(cè)試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時(shí)，增加了一個(gè)數(shù)量級(jí)的復(fù)雜度。實(shí)際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實(shí)現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實(shí)際編碼系統(tǒng)開(kāi)發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對(duì)它們的作用和實(shí)現(xiàn)方法的不同，可采用不同的硬件實(shí)現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對(duì)去塊濾波的復(fù)雜性，本文提出一種適合硬件實(shí)現(xiàn)的算法，使其在節(jié)省了資源的同時(shí)，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對(duì)變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實(shí)現(xiàn)方法。針對(duì)碼率控制的實(shí)現(xiàn)，本文提出了一種有別于傳統(tǒng)實(shí)現(xiàn)方式的算法，在保證實(shí)時(shí)性的同時(shí)，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實(shí)時(shí)編碼器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)高清圖像格式(720P)的實(shí)時(shí)編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對(duì)比，表明本文所實(shí)現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時(shí)間： 2013-07-23
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隨著 EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，簡(jiǎn)稱(chēng) FPGA)的性能有了大幅度的提高，F(xiàn)PGA的設(shè)計(jì)水平也達(dá)到了一個(gè)新的高度?；贔PGA的嵌入式系統(tǒng)設(shè)計(jì)為現(xiàn)代電子產(chǎn)品設(shè)計(jì)帶來(lái)了更大的靈活性，以Nios Ⅱ軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在FPGA上的典型例子，本文設(shè)計(jì)的指紋識(shí)別模塊就是基于FPGA的Nios Ⅱ處理器為核心的SOPC設(shè)計(jì)。通過(guò)IP核技術(shù)和靈活的軟硬件編程，實(shí)現(xiàn)Nios Ⅱ?qū)PGA外圍器件的控制，并對(duì)指紋處理算法進(jìn)行了改進(jìn)，研究了指紋識(shí)別算法到Nios Ⅱ系統(tǒng)的移植。 本文首先闡述了指紋識(shí)別模塊的SOPC設(shè)計(jì)方案，然后是對(duì)模塊的詳細(xì)設(shè)計(jì)。在硬件方面，完成了指紋識(shí)別模塊的 FPGA 硬件設(shè)計(jì)，包括 FPGA 內(nèi)部的Nios Ⅱ系統(tǒng)硬件設(shè)計(jì)和 FPGA 外圍電路設(shè)計(jì)。前者利用 SOPC Builder將Nios Ⅱ處理器、指紋讀取接口 UART、鍵盤(pán)與LCD顯示接口、FLASH接口、SDRAM控制器構(gòu)建成NiosⅡ硬件系統(tǒng)，后者是電源和時(shí)鐘電路、SDRAM存儲(chǔ)器電路、FLASH存儲(chǔ)器電路、LCD顯示電路、指紋傳感器電路、FPGA 配置電路這些純實(shí)物硬件設(shè)計(jì)，給出了設(shè)計(jì)方法和電路連接圖。 在軟件方面，包括下面兩個(gè)內(nèi)容： 完成 FPGA 外圍器件程序設(shè)計(jì)，實(shí)現(xiàn)對(duì)外圍器件的操作。 深入的研究了指紋識(shí)別算法。對(duì)指紋圖像識(shí)別算法中的指紋圖像濾波和匹配算法進(jìn)行了分析，提出了指紋圖像增強(qiáng)改進(jìn)算法和匹配改進(jìn)算法，通過(guò)試驗(yàn)，改進(jìn)后的指紋圖像濾波算法取得了較好的指紋圖像增強(qiáng)效果。改進(jìn)后的匹配算法速度較快，誤識(shí)率較低。最后研究了指紋識(shí)別算法如何在FPGA中的Nios Ⅱ系統(tǒng)的實(shí)現(xiàn)。
標(biāo)簽： FPGA 指紋識(shí)別 模塊設(shè)計(jì)
上傳時(shí)間： 2013-06-12
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軟件無(wú)線電已成為無(wú)線通信非常關(guān)鍵的技術(shù)之一。其基本思想是將寬帶A/D、D/A盡可能靠近天線，在一個(gè)開(kāi)放式、模塊化的通用硬件平臺(tái)上用盡可能多的軟件來(lái)實(shí)現(xiàn)無(wú)線電臺(tái)的各種功能。 本文所討論的多相濾波器組信道化接收機(jī)(PPCR)及信道非均勻劃分，即是應(yīng)用了軟件無(wú)線電理念的一種新技術(shù)。該技術(shù)針對(duì)傳統(tǒng)無(wú)線電接收機(jī)存在的結(jié)構(gòu)不靈活、系統(tǒng)升級(jí)困難、同時(shí)處理多信號(hào)能力弱及系統(tǒng)規(guī)模過(guò)大等問(wèn)題，應(yīng)用現(xiàn)代多速率信號(hào)處理理論對(duì)之進(jìn)行了改進(jìn)。改進(jìn)后的軟件無(wú)線電PPCR．具有全概率接收能力，能對(duì)信號(hào)進(jìn)行下變頻并降低其采樣率處理，實(shí)現(xiàn)后資源耗費(fèi)較低，而且依托現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)建立的平臺(tái)是開(kāi)放式的，在需要時(shí)可在不改變硬件系統(tǒng)的情況下通過(guò)軟件更改系統(tǒng)的功能，極大地提高了系統(tǒng)的靈活性。諸多的優(yōu)點(diǎn)使其具有十分廣泛的應(yīng)用前景，也成為當(dāng)前研究熱點(diǎn)之一。 本文首先介紹了課題的應(yīng)用背景，并深入討論了軟件無(wú)線電的基本理論：信號(hào)采樣理論及多速率信號(hào)處理理論，介紹了應(yīng)用PPCR的采樣處理過(guò)程，給出了推導(dǎo)PPCR的數(shù)學(xué)模型，并在此基礎(chǔ)上分析闡述了信道非均勻劃分的原理。 在本文的系統(tǒng)仿真及實(shí)現(xiàn)部分，首先介紹了應(yīng)用現(xiàn)代DSP開(kāi)發(fā)工具DSPBuilder進(jìn)行開(kāi)發(fā)的設(shè)計(jì)流程，然后對(duì)應(yīng)用DSP Builder來(lái)設(shè)計(jì)PPCR中的主要模塊一多相濾波器組及快速傅立葉變換模塊做了詳細(xì)闡述，最后對(duì)系統(tǒng)仿真及實(shí)現(xiàn)過(guò)程的實(shí)驗(yàn)結(jié)果圖進(jìn)行了分析。 本文主要是在實(shí)驗(yàn)室階段對(duì)算法在硬件實(shí)現(xiàn)上進(jìn)行研究。成果可以作為后續(xù)應(yīng)用研究的基礎(chǔ)，對(duì)各種應(yīng)用軟件無(wú)線電理念的通信系統(tǒng)都具有一定的參考價(jià)值。
上傳時(shí)間： 2013-06-17
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隨著電子技術(shù)和集成電路技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理已經(jīng)廣泛地應(yīng)用于通信、信號(hào)處理、生物醫(yī)學(xué)以及自動(dòng)控制等領(lǐng)域中。離散傅立葉變換(DFT)及其快速算法FFT作為數(shù)字信號(hào)處理中的基本變換，有著廣泛的應(yīng)用。特別是近年來(lái)，基于FFT的ODFM技術(shù)的興起，進(jìn)一步推動(dòng)了對(duì)高速FFT處理器的研究。 FFT 算法從出現(xiàn)到現(xiàn)在已有四十多年代歷史，算法理論已經(jīng)趨于成熟，但是其具體實(shí)現(xiàn)方法卻值得研究。面向高速、大容量數(shù)據(jù)流的FFT實(shí)時(shí)處理，可以通過(guò)數(shù)據(jù)并行處理或者采用多級(jí)流水線結(jié)構(gòu)來(lái)實(shí)現(xiàn)。特別是流水線結(jié)構(gòu)使得FFT處理器在進(jìn)行不同點(diǎn)數(shù)的FFT計(jì)算時(shí)可以通過(guò)對(duì)模塊級(jí)數(shù)的控制很容易的實(shí)現(xiàn)。 本文在分析和比較了各種FFT算法后，選擇了基2和基4混合頻域抽取算法作為FFr處理器的實(shí)現(xiàn)算法，并提出了一種高速、處理點(diǎn)數(shù)可變的流水線結(jié)構(gòu)FFT處理器的實(shí)現(xiàn)方法。利用這種方法實(shí)現(xiàn)的FFT處理器成功的應(yīng)用到DAB接收機(jī)中，RTL級(jí)仿真結(jié)果表明FFT輸出結(jié)果與C模型輸出一致，在FPGA環(huán)境下仿真波形正確，用Ouaaus Ⅱ軟件綜合的最高工作頻率達(dá)到133MHz，滿足了高速處理的設(shè)計(jì)要求。
標(biāo)簽： FFT 流水線結(jié)構(gòu) 處理器
上傳時(shí)間： 2013-05-29
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確保產(chǎn)品之制造性, R&D在設(shè)計(jì)階段必須遵循Layout相關(guān)規(guī)范, 以利制造單位能順利生產(chǎn), 確保產(chǎn)品良率, 降低因設(shè)計(jì)而重工之浪費(fèi). “PCB Layout Rule” Rev1.60 (發(fā)文字號(hào)： MT-8-2-0029)發(fā)文后, 尚有訂定不足之處, 經(jīng)補(bǔ)充修正成“PCB Layout Rule” Rev1.70. PCB Layout Rule Rev1.70, 規(guī)范內(nèi)容如附件所示, 其中分為: (1) ”P(pán)CB LAYOUT 基本規(guī)范”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無(wú)法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)范”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)范”:為制造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)范”: Connector零件在未來(lái)應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故制造希望R&D及采購(gòu)在購(gòu)買(mǎi)異形零件時(shí)能顧慮制造的需求, 提高自動(dòng)置件的比例. (5) “零件包裝建議規(guī)范”:,零件taping包裝時(shí), taping的公差尺寸規(guī)范,以降低拋料率.
標(biāo)簽： PCB 華碩 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-04-24
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隨著集成電路的設(shè)計(jì)規(guī)模越來(lái)越大，F(xiàn)PGA為了滿足這種設(shè)計(jì)需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無(wú)法滿足實(shí)際設(shè)計(jì)需求。首先是硬件設(shè)計(jì)上的很難控制，其次就是計(jì)算機(jī)軟件面臨很大挑戰(zhàn)，所有復(fù)雜問(wèn)題全部集中到布局布線(P&R)這一步，而實(shí)際軟件處理過(guò)程中，P&R所占的時(shí)間比例是相當(dāng)大的。為了緩解這種軟件和硬件的設(shè)計(jì)壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個(gè)邏輯單元(相對(duì)于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時(shí)，F(xiàn)PGA的EDA設(shè)計(jì)流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認(rèn)為是工藝映射的后處理，也可認(rèn)為是布局和布線模塊的預(yù)處理，這一步不僅需要考慮打包，還要考慮布線資源的問(wèn)題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對(duì)FPGA的性能影響是相當(dāng)大的。 本文通過(guò)研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時(shí)減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達(dá)到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無(wú)論從面積，還是通道數(shù)方面都有一定的改進(jìn)。算法的時(shí)間復(fù)雜度仍然是線性的。與此同時(shí)本文還對(duì)FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計(jì)可配置邏輯單元內(nèi)部的連線資源來(lái)達(dá)到即減少面積又保證芯片的步通率，同時(shí)還可以提高運(yùn)行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個(gè)芯片的解決方案。以解決FPGA由于容量限制，而無(wú)法實(shí)現(xiàn)某些特定電路原型驗(yàn)證。該算法綜合考慮影響多塊芯片性能的各個(gè)因數(shù)，采用較好的目標(biāo)函數(shù)來(lái)達(dá)到較優(yōu)結(jié)果。
上傳時(shí)間： 2013-04-24
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在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過(guò)復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計(jì)復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過(guò)渡期間，市場(chǎng)潛力巨大，因此對(duì)復(fù)用器的研究開(kāi)發(fā)非常重要。本文針對(duì)復(fù)用器及其接口技術(shù)進(jìn)行研究并設(shè)計(jì)出成形產(chǎn)品。 文中首先對(duì)MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進(jìn)行分析。重點(diǎn)研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗(yàn)算法，給出了實(shí)現(xiàn)方法，并通過(guò)了硬件驗(yàn)證。然后對(duì)復(fù)用器中主要用到的AsI接口和DS3接口進(jìn)行了分析與研究，給出了設(shè)計(jì)方法，并通過(guò)了硬件驗(yàn)證。 本文的主要工作如下： ●首先對(duì)復(fù)用器整體功能進(jìn)行詳細(xì)分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計(jì)方案。 ●在FPGA上采用c語(yǔ)言實(shí)現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實(shí)現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點(diǎn)給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計(jì)了SI信息提取與重構(gòu)的硬件平臺(tái)，并用c語(yǔ)言實(shí)現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實(shí)現(xiàn)了動(dòng)態(tài)分配內(nèi)存空間。 ●在FPGA上實(shí)現(xiàn)了．ASI接口，主要分析了位同步的實(shí)現(xiàn)過(guò)程，實(shí)現(xiàn)了一種新的快速實(shí)現(xiàn)字節(jié)同步的設(shè)計(jì)。 ●在FPGA上實(shí)現(xiàn)了DS3接口，提出并實(shí)現(xiàn)了一種兼容式DS3接口設(shè)計(jì)。并對(duì)幀同步設(shè)計(jì)進(jìn)行改進(jìn)。 ●完成部分PCB版圖設(shè)計(jì)，并進(jìn)行調(diào)試監(jiān)測(cè)。 本復(fù)用器設(shè)計(jì)最大特點(diǎn)是將軟件設(shè)計(jì)和硬件設(shè)計(jì)進(jìn)行合理劃分，硬件平臺(tái)及接口采用Verilog語(yǔ)言實(shí)現(xiàn)，PSI信息算法主要采用c語(yǔ)言實(shí)現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計(jì)更加靈活，且軟件設(shè)計(jì)與硬件設(shè)計(jì)可同時(shí)進(jìn)行，極大的提高了工作效率。 整個(gè)項(xiàng)目設(shè)計(jì)采用verilog和c兩種語(yǔ)言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計(jì)平臺(tái)下設(shè)計(jì)實(shí)現(xiàn)。根據(jù)此方案已經(jīng)開(kāi)發(fā)出兩臺(tái)帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測(cè)試達(dá)到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時(shí)間： 2013-06-10
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碼元定時(shí)恢復(fù)(位同步)技術(shù)是數(shù)字通信中的關(guān)鍵技術(shù)。位同步信號(hào)本身的抖動(dòng)、錯(cuò)位會(huì)直接降低通信設(shè)備的抗干擾性能，使誤碼率上升，甚至?xí)箓鬏斣獾酵耆茐摹Ｓ绕鋵?duì)于突發(fā)傳輸系統(tǒng)，快速、精確的定時(shí)同步算法是近年來(lái)研究的一個(gè)焦點(diǎn)。本文就是以Inmarsat GES/AES數(shù)據(jù)接收系統(tǒng)為背景，研究了突發(fā)通信傳輸模式下的全數(shù)字接收機(jī)中位同步方法，并予以實(shí)現(xiàn)。 本文系統(tǒng)地論述了位同步原理，在此基礎(chǔ)上著重研究了位同步的系統(tǒng)結(jié)構(gòu)、碼元定時(shí)恢復(fù)算法以及衡量系統(tǒng)性能的各項(xiàng)指標(biāo)，為后續(xù)工作奠定了基礎(chǔ)。 首先根據(jù)衛(wèi)星系統(tǒng)突發(fā)信道傳輸?shù)奶攸c(diǎn)分析了傳統(tǒng)位同步方法在突發(fā)系統(tǒng)中的不足，接下來(lái)對(duì)Inmarsat系統(tǒng)的短突發(fā)R信道和長(zhǎng)突發(fā)T信道的調(diào)制方式和幀結(jié)構(gòu)做了細(xì)致的分析，并在Agilent ADS中進(jìn)行了仿真。 在此基礎(chǔ)上提出了一種充分利用報(bào)頭前導(dǎo)比特信息的，由滑動(dòng)平均、閾值判斷和累加求極值組成的快速報(bào)頭時(shí)鐘捕獲方法，此方法可快速精準(zhǔn)地完成短突發(fā)形式下的位同步，并在FPGA上予以實(shí)現(xiàn)，效果良好。 在長(zhǎng)突發(fā)形式下的報(bào)頭時(shí)鐘捕獲后還需要對(duì)后續(xù)數(shù)據(jù)進(jìn)行位同步跟蹤，在跟蹤過(guò)程中本論文首先用DSP Builder實(shí)現(xiàn)了插值環(huán)路的位同步算法，進(jìn)行了Matlab仿真和FPGA實(shí)現(xiàn)。并在插值環(huán)路的基礎(chǔ)上做出改進(jìn)，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實(shí)現(xiàn)。最后將移位算法與插值算法進(jìn)行了性能比較，證明該算法更適合于本項(xiàng)目中Inmarsat的長(zhǎng)突發(fā)信道位同步跟蹤。 論文對(duì)兩個(gè)突發(fā)信道的位同步系統(tǒng)進(jìn)行了理論研究、算法設(shè)計(jì)以及硬件實(shí)現(xiàn)的全過(guò)程，滿足系統(tǒng)要求。
標(biāo)簽： 海事衛(wèi)星 信號(hào) 位同步 檢測(cè)
上傳時(shí)間： 2013-04-24
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密集型的矩陣運(yùn)算在信號(hào)處理和圖像處理中被廣泛應(yīng)用，而且往往需要系統(tǒng)進(jìn)行實(shí)時(shí)運(yùn)算，這就需要系統(tǒng)具有很高的吞吐率。因此尋找矩陣運(yùn)算的高速實(shí)現(xiàn)方法是很有意義的。FPGA的運(yùn)算速度快并且可以并行運(yùn)算，和其它矩陣運(yùn)算的實(shí)現(xiàn)方式相比，F(xiàn)PGA有其獨(dú)特的優(yōu)勢(shì)。本文主要設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的各種矩陣運(yùn)算模塊。 本文首先介紹了矩陣運(yùn)算的特點(diǎn)和原理，接著討論了FPGA浮點(diǎn)運(yùn)算單元的VHDL設(shè)計(jì)方法，在此基礎(chǔ)上，設(shè)計(jì)了矩陣相乘累加、三角矩陣求逆和一般矩陣分解求逆的運(yùn)算模塊，給出矩陣階數(shù)擴(kuò)大時(shí)各種矩陣運(yùn)算的分塊實(shí)現(xiàn)方法。然后在ModelSim環(huán)境下仿真了一般矩陣的求逆模塊，與Maflab仿真結(jié)果比較，分析了運(yùn)算精度、時(shí)間復(fù)雜度和資源占用情況，在Virtex-4系列FPGA硬件平臺(tái)上進(jìn)行了調(diào)試和測(cè)試，并通過(guò)USB接口將矩陣運(yùn)算結(jié)果送入PC機(jī)，驗(yàn)證了基于FPGA矩陣運(yùn)算的正確性和可行性。最后對(duì)矩陣求逆模塊在雷達(dá)信號(hào)中的應(yīng)用作了簡(jiǎn)單介紹。
上傳時(shí)間： 2013-07-20
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在數(shù)字通信中，采用差錯(cuò)控制技術(shù)(糾錯(cuò)碼)是提高信號(hào)傳輸可靠性的有效手段，并發(fā)揮著越來(lái)越重要的作用。糾錯(cuò)碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計(jì)特性，能充分發(fā)揮卷積碼的特點(diǎn)，使譯碼錯(cuò)誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計(jì)是由高性能的復(fù)雜譯碼器開(kāi)始的，對(duì)于概率譯碼最初的序列譯碼，隨著譯碼約束長(zhǎng)度的增加，其譯碼錯(cuò)誤概率可達(dá)到非常小。后來(lái)慢慢地向低性能的簡(jiǎn)單譯碼器演化，對(duì)不太長(zhǎng)的約束長(zhǎng)度，維特比(Viterbi)算法是非常實(shí)用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時(shí)，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡(jiǎn)單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動(dòng)通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對(duì)卷積碼編碼和Viterbi譯碼的設(shè)計(jì)原理及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究。同時(shí)，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過(guò)程中。 首先，簡(jiǎn)要介紹了卷積碼的基礎(chǔ)知識(shí)和維特比譯碼算法的基本原理，并對(duì)硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯(cuò)碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開(kāi)發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)規(guī)則。再有，對(duì)基于FPGA的維特比譯碼器各個(gè)模塊和相應(yīng)算法實(shí)現(xiàn)、優(yōu)化進(jìn)行了研究。最后，在Quartus Ⅱ平臺(tái)上對(duì)硬判決譯碼和軟判決譯碼以及有無(wú)交織等不同情況進(jìn)行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了設(shè)計(jì)要求，從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性，所設(shè)計(jì)基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱?chǎng)合。
上傳時(shí)間： 2013-04-24
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