加法器樹乘法器結合了移位相加乘法器和查找表乘法器的優點。它使用的加法器數目等于操作數位數減 1 ，加法器精度為操作數位數的2倍，需要的與門數等于操作數的平方。 因此 8 位乘法器需要7個15位加法器和64個與門
標簽： 乘法器 加法器 減 樹
上傳時間： 2014-01-18
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查找表乘法器是將乘積直接放在存儲器中，將操作數作為地址訪問存儲器。
標簽： Verilog 查找表乘法器
上傳時間： 2015-12-04
上傳用戶：chriskicker
~{JGR 8vQ IzWwR5SC5D2V?bD#DbO5M3~} ~{3v?b~} ~{Hk?b~} ~{2iQ/5H9&D\~} ~{?IRTWw@)3d~} ~{TZ~}JDK1.4.2~{OBM(9}~}
標簽： IzWwR IRTWw JGR 8vQ
上傳時間： 2015-02-22
上傳用戶：ommshaggar
平衡二叉樹實現一個動態查找表,有三種基本功能:查找,插入刪除,還有選項功能:合并兩棵平衡二叉樹,和分裂兩棵平衡二叉樹.
標簽： 二叉樹 動態 刪除 分
上傳時間： 2014-08-28
上傳用戶：caixiaoxu26
SRL16是Virtex器件中的一個移位寄存器查找表。它有4個輸入用來選擇輸出序列的長度。使用XCV50-6器件實現，共占用5個Slice。用來生成gold碼。
標簽： Virtex SRL XCV 器件
上傳時間： 2015-06-16
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在C54X DSP下實現查找表功能，可查找sin函數一個周期的查找表!
標簽： C54X DSP 查找表
上傳時間： 2013-12-19
上傳用戶：libenshu01
b to b 模式 電子商務系統 ，c# 開發 , B/S結構
標簽： to 模式 電子商務系統
上傳時間： 2014-01-20
上傳用戶：hanli8870
實驗目的：掌握靜態查找表的基本操作，并實現一個簡單的信息管理問題。 實驗要求：1、上機運行程序。 2、分析代碼。 3、重寫代碼。
標簽： 實驗 基本操作 查找表
上傳時間： 2013-12-21
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FPGA上的VERILOG語言編程。通過查找表實現直接數字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實現1Hz的微調；通過地址變換實現波形相位256級可調；通過DAC0832使波形幅值256級可調；通過FPGA內部RAM實現波形存儲回放；并實現了每秒100HZ掃頻。
標簽： VERILOG FPGA 語言編程 查找表
上傳時間： 2015-09-27
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用VHDL實現查找表方式的FIR濾波器
標簽： VHDL FIR 查找表 方式
上傳時間： 2014-01-16
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