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查找表乘法器

這是我最近買的一套CPLD開發(fā)板VHDL源程序并附上開發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機(jī),四位比較器,

這是我最近買的一套CPLD開發(fā)板VHDL源程序并附上開發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時(shí)鐘.

標(biāo)簽： CPLD VHDL BCD 開發(fā)板

上傳時(shí)間： 2015-07-23

上傳用戶：李夢晗
verilog實(shí)現(xiàn)16*16位乘法器

verilog實(shí)現(xiàn)16*16位乘法器，帶測試文件

標(biāo)簽： verilog 16 乘法器

上傳時(shí)間： 2013-12-18

上傳用戶：天誠24
實(shí)驗(yàn)?zāi)康模赫莆侦o態(tài)查找表的基本操作

實(shí)驗(yàn)?zāi)康模赫莆侦o態(tài)查找表的基本操作，并實(shí)現(xiàn)一個(gè)簡單的信息管理問題。實(shí)驗(yàn)要求：1、上機(jī)運(yùn)行程序。 2、分析代碼。 3、重寫代碼。

標(biāo)簽： 實(shí)驗(yàn) 基本操作查找表

上傳時(shí)間： 2013-12-21

上傳用戶：xiaodu1124
用VHDL語言編寫的三位二進(jìn)制的乘法器

用VHDL語言編寫的三位二進(jìn)制的乘法器，其原理是每位相乘后再錯(cuò)位相加

標(biāo)簽： VHDL 語言編寫二進(jìn)制

上傳時(shí)間： 2014-08-31

上傳用戶：66666
mux4*1 vhdl 乘法器源碼經(jīng)過測試直接可用

mux4*1 vhdl 乘法器源碼經(jīng)過測試直接可用

標(biāo)簽： vhdl mux 乘法器源碼

上傳時(shí)間： 2015-08-28

上傳用戶：yy541071797
fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

標(biāo)簽： vhd fulladder adder multi

上傳時(shí)間： 2015-09-03

上傳用戶：上善若水
可用的4位乘法器

可用的4位乘法器，用VHDL在FPGA中實(shí)現(xiàn)

標(biāo)簽： 乘法器

上傳時(shí)間： 2013-12-27

上傳用戶：xhz1993
乘法器

乘法器，用VHDL語言編碼，可能對(duì)你用處不是很大，但做為參考還是很大用處的

標(biāo)簽： 乘法器

上傳時(shí)間： 2014-01-19

上傳用戶：wuyuying
FPGA上的VERILOG語言編程。通過查找表實(shí)現(xiàn)直接數(shù)字頻率合成。在主控部分通過鍵盤選擇正弦波

FPGA上的VERILOG語言編程。通過查找表實(shí)現(xiàn)直接數(shù)字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實(shí)現(xiàn)1Hz的微調(diào)；通過地址變換實(shí)現(xiàn)波形相位256級(jí)可調(diào)；通過DAC0832使波形幅值256級(jí)可調(diào)；通過FPGA內(nèi)部RAM實(shí)現(xiàn)波形存儲(chǔ)回放；并實(shí)現(xiàn)了每秒100HZ掃頻。

標(biāo)簽： VERILOG FPGA 語言編程查找表

上傳時(shí)間： 2015-09-27

上傳用戶：songrui
32×32乘法器的一種設(shè)計(jì).pdf32×32乘法器的一種設(shè)計(jì).pdf

32×32乘法器的一種設(shè)計(jì).pdf32×32乘法器的一種設(shè)計(jì).pdf

標(biāo)簽： 乘法器 32

上傳時(shí)間： 2014-11-30

上傳用戶：zm7516678