由于集成電路產業在中國的飛速發展,FPGA設計技術,作為一種靈活性很強的芯片設計技術,在國內得到廣泛的應用.由于芯片的可升級性和開發自主知識產權芯片的必要性,在北京郵電大學寬帶通信網絡實驗室開發的三層以太網交換機項目中,以太網口和ATM口之間的數據通道的實現上采用了FPGA設計方法.該文主要集中在ATM口之間的數據通道的HEC頭校驗的FPGA實現.并完成了硬件設計、配置、硬件測試聯調工作以及論文撰寫工作.硬件的設計和開發基于Protel99和Tornado/VxWorks,軟件的設計和開發采用了標準的VHDL語言,開發環境是WINDOWS,開發工具是Xilinx公司的iSE4.1i集成開發環境.隨著網絡設備的發展,位于網絡邊緣的設備將會變得更加靈巧,更加迎合網絡發展的需要,在網絡設備上越來越多地引入了網絡處理器.我們實驗室和Intel建立了聯合實驗室,在此基礎上,我們要把網絡處理器評估板硬件上,運行軟件,使其成為路由器,首先要加載的就是網絡路由協議.由于Linux的開放源代碼,所以我們決定采用Linux做嵌入式系統,在上面運行zebra的路由協議.Zebra是linux上面的開放源代碼的路由軟件.
上傳時間： 2013-07-08
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本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實現.在概述信道編碼理論及其發展歷程之后,簡要地論述了Turbo碼的原理.然后分別對Turbo碼的MAP譯碼算法,LOG-MAP算法進行推導,在給出LOG-MAP的推導之后,提出了對于LOG-MAP譯碼算法的兩點改進,采用三階牛頓插值函數對校驗函數進行擬合,采用雙滑動窗口技術取代傳統的單滑動窗口技術.Turb碼還有一種譯碼復雜度相對較低的算法——SOVA算法,本文也給出了SOVA算法的詳細推導過程.在對LOG-MAP和SOVA算法的詳細推導之后,本文給出Turbo碼的軟件仿真,采用Matlab語言編寫Turbo碼仿真系統程序,仿真系統比較了單滑動窗口技術和雙滑動窗口技術在不同的信噪比下的譯碼性能.在軟件仿真的基礎上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實現方法.
上傳時間： 2013-06-19
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電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業的發展，對我國廣播業開發技術、信號的傳輸質量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現有技術，以滿足人民群眾日益增長的需求。 本論文主要分析了現行廣播發射臺的數字廣播激勵器輸入接口的不足之處，根據歐洲ETS300799標準，實現了一種激勵器輸入接口的解決方案，這種方案將復接器送來的ETI(NA,G704)格式的碼流轉換成符合ETS300799標準ETI(NI)的標準碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強，提高了節目從演播室到發射臺的傳輸質量，特別是實時直播節目要求信號質量比較好時具有更大的作用。 本論文利用校驗位為奇數個的RS碼，對可檢不可糾的錯誤發出報警信號，通過其它方法替代原有信號，對音質影響不大，節省了糾正這個錯誤的資源和開發成本。 同時，我們采用FPGA硬件開發平臺和VHDL硬件描述語言編寫代碼實現硬件功能，而不采用專用芯片實現功能，使得修改電路和升級變得異常方便，大大提高了開發產品的效率，降低了成本。 經過軟件仿真和硬件驗證，本系統已經基本實現了預想的功能，擴展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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本板的特色在于為之量身定制了一款多功能調試軟件，不僅含有串口調試功能、而且該軟件強大之處支持USB數據收發、網絡數據收發、51/AVR單片機波特率計算、數碼管字型碼生成、進制轉換、點陣生成、校驗值(奇偶校驗/校驗和/CRC冗余循環校驗)/BMP轉16進制等功能，還帶有自動升級功能，買家手上的調試助手永遠是最新的，享受我們提供的軟件服務。
上傳時間： 2013-07-08
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LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下，結合連續相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統誤碼率低于10-4。根據課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現的一個障礙；論文針對實際系統的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環編碼器和二階準循環編碼器。 對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后，在FPGA中硬件實現了串行準循環編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。
上傳時間： 2013-08-02
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本文以符號多項式理論為基礎，從理論上論證了任意長度比特組合的CRC校驗碼的并行算法，提出了并行CRC計算的數學模型，并且以8位二進制序列(即一個字節)為例，介紹了利用此數學模型計算校驗碼的方法，最后給出了與此算法相對應的VHDL模型。經過對實驗數據的對比分析，表明文中所提并行CRC算法的關鍵路徑延遲和硬件面積都得到了優化，以Top-Down設計方法給出了一種HDLC協議控制器的設計方案，用VHDL語言進行了行為級描述，采用Xilinx公司的FPGA產品進行實現。
上傳時間： 2013-06-09
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法?；谏删仃嚨木幋a算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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隨著頻率合成理論和高速大規模集成電路的發展，信號發生器作為一類重要的儀器，在通信、檢測、導航等領域有著廣泛的應用。特別是在高壓電力系統的檢測領域，常常需要模擬電網諧波的標準信號源對檢測設備的性能進行校驗，例如高壓電力線路的相位檢測，避雷器的性能檢測，用戶電能表的性能校驗等。為此，本文圍繞一種新型的參數可調諧波信號發生器進行了研究和設計，課題得到了常州市科技攻關項目的資助。 本文首先論述了頻率合成技術的發展，并將直接數字頻率合成技術與傳統的頻率合成技術進行了比較。然后深入研究了DDS的工作原理和基本結構，從頻域角度分析了理想參數和實際參數兩種情況下DDS的輸出頻譜。在此基礎上，詳細分析了引起輸出雜散的三個主要因素，并對DDS的雜散抑制方法進行了仿真研究。最后對參數可調諧波信號發生器進行了軟硬件設計。 在系統設計的過程中，本文以Altera公司的FPGA芯片EPF10K70RC240-2為核心，利用開發工具MAX+PLUSⅡ并結合硬件描述語言VHDL設計了一種頻率、相位、幅度、諧波比例可調的諧波信號發生器。詳細闡述了該信號發生器的體系結構，并進行了軟硬件的設計和具體電路的實現。實驗結果表明，系統的性能指標均達到了設計要求，且具有使用簡單、集成度高等特點。
上傳時間： 2013-05-20
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以AT89C52 單片機為核心，直接利用P0 口進行了鍵盤擴展，利用高靈敏度的壓力傳感器進行信號提取，利用高速、高靈敏度串行A/D 芯片CS5511，配有液晶圖形屏顯示和微型漢字打印機。具有標定、校零
上傳時間： 2013-07-28
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bios里面的校驗和的計算方法，各字節的和與0xff取模，然后取補碼作為最后一個字節，以保證文件總和與oxff取模為0
上傳時間： 2013-07-25
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