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核函數(shù)

基于Quartus II免費IP核的雙端口RAM設(shè)計實例

　　QuartusII中利用免費IP核的設(shè)計　　作者：雷達(dá)室　　以設(shè)計雙端口RAM為例說明。　　Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點擊Next；

標(biāo)簽： Quartus RAM IP核雙端口

上傳時間： 2014-12-28

上傳用戶：fghygef
基于FPGA的GPIB接口IP核的研究與設(shè)計

基于FPGA的GPIB接口IP核的研究與設(shè)計

標(biāo)簽： FPGA GPIB 接口 IP核

上傳時間： 2013-11-04

上傳用戶：bensonlly
ISE新建工程及使用IP核步驟詳解

ISE新建工程及使用IP核步驟詳解

標(biāo)簽： ISE IP核工程

上傳時間： 2013-11-18

上傳用戶：peterli123456
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項

ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項

標(biāo)簽： ISE_IP DDR ip 教程

上傳時間： 2013-11-11

上傳用戶：lmeeworm
基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計

NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。

標(biāo)簽： NiosII 軟核處理器步進(jìn)電機(jī) 接口設(shè)計

上傳時間： 2014-12-28

上傳用戶：jiwy
基于FPGA的DDS IP核設(shè)計方案

以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

標(biāo)簽： FPGA DDS IP核設(shè)計方案

上傳時間： 2013-11-06

上傳用戶：songkun
基于多核DSP的SDIF雷達(dá)信號分選算法實現(xiàn)

針對實際應(yīng)用中電子戰(zhàn)設(shè)備對雷達(dá)信號分選的實時性要求，在分析了序列差直方圖算法和多核DSP任務(wù)并行模式的基礎(chǔ)上，設(shè)計了基于TMS320C6678的八核DSP雷達(dá)信號分選電路，對密集的雷達(dá)信號進(jìn)行分選。實驗結(jié)果表明：該電路可對常規(guī)雷達(dá)信號實現(xiàn)快速分選，并且分選效果良好，系統(tǒng)可靠性高。

標(biāo)簽： SDIF DSP 多核雷達(dá)信號分選

上傳時間： 2013-10-16

上傳用戶：攏共湖塘
基于多核處理器的彈載嵌入式系統(tǒng)設(shè)計研究

基于實現(xiàn)目標(biāo)探測識別以及高精度目標(biāo)信息測量等復(fù)雜處理算法的目的，采用單片多核DSP TMS320C6678構(gòu)成彈載高速多任務(wù)實時嵌入式處理平臺，通過數(shù)據(jù)流處理模式的并行軟件設(shè)計方法，將系統(tǒng)處理任務(wù)均衡分配到各處理器內(nèi)核，以實現(xiàn)實時并行處理，提升彈載信息處理系統(tǒng)的功能和性能。開展基于多核處理器的并行軟件研制、充分發(fā)揮多核處理能力將成為彈載嵌入式系統(tǒng)軟件設(shè)計的新課題。

標(biāo)簽： 多核處理器嵌入式系統(tǒng)設(shè)計

上傳時間： 2013-11-23

上傳用戶：璇珠官人
基于NiosII多核智能交通車載終端的設(shè)計

利用NiosII多核處理器，提出了基于Internet的實時路況查詢系統(tǒng)和智能車載終端。通過配置雙NiosII軟核，改善了MCU處理速度不高、外設(shè)資源有限、接口配置繁瑣、硬件設(shè)計和軟件設(shè)計編程復(fù)雜等問題，將大量控制以及對多種外設(shè)訪問的工作進(jìn)行了合理分配。既具有普通導(dǎo)航設(shè)備的方便實用性，又能通過無線通訊及Internet與后臺服務(wù)器連接，獲取道路擁堵情況、停車場車位情況等動態(tài)實時信息，同時可作為智能交通的車載前端。

標(biāo)簽： NiosII 多核智能交通車載終端

上傳時間： 2014-12-30

上傳用戶：superman111
基于FPGA的16位數(shù)據(jù)路徑的AESIP核

基于FPGA的16位數(shù)據(jù)路徑的AESIP核

標(biāo)簽： AESIP FPGA 數(shù)據(jù)路徑

上傳時間： 2013-11-12

上傳用戶：zhangjinzj