夏宇聞Verilog經(jīng)典教程
上傳時間： 2013-11-01
上傳用戶：yuanyuan123
利用系介質(zhì)陶瓷材料研制的微波元器件，廣泛應(yīng)用于航空航天、軍事及民用通信及電子設(shè)備中，在理論分析和工藝試驗的基礎(chǔ)上，通過對介質(zhì)陶瓷材料組分和控制溫度工藝研究，優(yōu)化BaO-Nd2O3-TiO2組分材料，改進煅燒溫度等工藝方法，研制出性能穩(wěn)定性介質(zhì)陶瓷材料。為研制用于高頻、超高頻電子設(shè)備中性能穩(wěn)定微波元器件找到了有效的途徑。
標(biāo)簽： Ba-Nd-Ti 微波介質(zhì) Q值 陶瓷
上傳時間： 2013-11-05
上傳用戶：kangqiaoyibie
宇電AIBUS及MODBUS通訊協(xié)議
標(biāo)簽： MODBUS AIBUS V80 通訊協(xié)議
上傳時間： 2013-11-03
上傳用戶：lwwhust
針對電液比例位置控制系統(tǒng)由于非線性和死區(qū)特性在實際控制中難以得到滿意的控制效果的現(xiàn)狀，本研究采用T-S模糊控制理論的原理設(shè)計了T-S模糊控制器對電液比例位置控制系統(tǒng)進行控制。并以Matlab為平臺進行了仿真實驗。仿真結(jié)果表明采用T-S模糊控制的電液比例位置控制系統(tǒng)具有較好的控制效果
上傳時間： 2013-11-13
上傳用戶：daoxiang126
樓宇自控系統(tǒng) 一、智能建筑概述 二、樓宇自控的發(fā)展史 三、樓宇自控系統(tǒng) BAS子系統(tǒng)
標(biāo)簽： 樓宇自控
上傳時間： 2013-12-17
上傳用戶：dxxx
運用三維全波電磁仿真軟件對甚低頻T形面型天線進行電磁建模和仿真分析計算，分析了天線的輸入阻抗、有效高度、電容等電氣參數(shù)。在建模時考慮了鐵塔及不同頂容線模型的影響，并對有無鐵塔及不同鐵塔類型、以及天線不同形式時天線的輸入阻抗進行對比分析。
上傳時間： 2013-10-13
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Verilog數(shù)字系統(tǒng)設(shè)計教程(第二版) 夏宇聞
標(biāo)簽： Verilog 數(shù)字系統(tǒng) 設(shè)計教程
上傳時間： 2013-12-01
上傳用戶：1397412112
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2014-12-04
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本資料是關(guān)于夏宇聞老師優(yōu)秀的verilog教程課件，其中包括verilog講稿PPT、verilog課件、verilog例題等。
上傳時間： 2013-11-21
上傳用戶：電子世界
宇聞著Verilog數(shù)字系統(tǒng)設(shè)計教程word版
標(biāo)簽： Verilog word 數(shù)字系統(tǒng) 設(shè)計教程
上傳時間： 2013-11-03
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