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本文介紹了移動通信信道的基本理論，對移動通信中的衰落信道進行了分析和建模，在此基礎(chǔ)上通過使用matlab仿真軟件，采用相關(guān)算法編程對衰落信道進行仿真，結(jié)果表明了信道分析的有效性。
上傳時間： 2013-07-06
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DC/DC變換器的并聯(lián)技術(shù)是提高DC/DC變換器功率等級的有效途徑，而如何實現(xiàn)并聯(lián)模塊間輸出電流的平均分配是實現(xiàn)并聯(lián)的核心技術(shù).目前的并聯(lián)均流技術(shù)多是在并聯(lián)模塊參數(shù)差異不大的情況下實現(xiàn)的，對于并聯(lián)系統(tǒng)在并聯(lián)模塊參數(shù)差異較大的極限情況下的穩(wěn)態(tài)和暫態(tài)性能則很少涉及.該文著重對并聯(lián)系統(tǒng)在參數(shù)差異很大的條件下的工作情況進行了研究.首先利用基于狀態(tài)空間平均法的小信號分析對最大均流法的均流原理進行了分析，并對并聯(lián)系統(tǒng)的穩(wěn)定性進行了討論.之后針對已有的均流方案的局限性提出了一種新的具有限流功能的三環(huán)控制均流策略.為了驗證所提出的方案的可行性，建立了MATLAB仿真平臺，利用模塊化仿真的思想進行了系統(tǒng)仿真，初步驗證了方案的合理性.最后搭建了實際的DC/DC并聯(lián)系統(tǒng)試驗平臺，對采用該方案的并聯(lián)系統(tǒng)的穩(wěn)態(tài)和暫態(tài)性能進行了全面的考察，得到了令人滿意的結(jié)果，證明了具有限流功能的三環(huán)控制均流策略是切實可行的.
上傳時間： 2013-04-24
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該文針對汽輪發(fā)電機定子在空冷及蒸發(fā)冷卻條件下的溫度分布進行了仿真計算和實驗研究.在仿真方面，對仿真的數(shù)值分析方法進行了研究，建立了三維熱傳導(dǎo)模型，分析討論了溫度場計算過程中邊界條件的計算和設(shè)置.對三種不同絕緣結(jié)構(gòu)的定子試件，在不同的工況下，進行了溫度場仿真計算.在空冷條件下，進行了三維溫度場仿真，得到了多組曲線，獲得了不同電流密度、不同絕緣結(jié)構(gòu)、不同風速情況下，定子鐵芯和繞組絕緣表面的溫度分布.在蒸發(fā)冷卻條件下，對定子進行了二維溫度場的仿真計算，并分析了冷卻介質(zhì)F-113的不同液位高度對定子溫度分布的影響.在實驗方面，建立了不銹鋼套筒模型，在空冷條件下，測得了不同風速時定子表面的溫升數(shù)據(jù)，分析了風速、絕緣厚度、以及電流密度對定子溫度場的影響.在蒸發(fā)冷卻條件下，測得了定子的溫度分布，并與空冷的數(shù)據(jù)進行了對比，可以看出在大電流密度條件下，蒸發(fā)冷卻技術(shù)冷卻效果的優(yōu)勢非常明顯.通過該文的研究，更直接地了解了在空冷和蒸發(fā)冷卻兩種冷卻方式下，定子的溫度分布情況.在工程應(yīng)用中，可作為選擇電機冷卻方式的參考.
上傳時間： 2013-04-24
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盤式永磁同步電動機是一種性能優(yōu)越、但結(jié)構(gòu)特殊的電動機。作為一種理想的驅(qū)動裝置，其應(yīng)用范圍遍及航天、國防、工農(nóng)業(yè)生產(chǎn)和日常生活的各個領(lǐng)域。本文利用稀土永磁材料釹鐵硼的高矯頑力，提出了一種省卻了鐵心的雙轉(zhuǎn)子、單定子結(jié)構(gòu)盤式無鐵心永磁同步電機，進一步減輕了電機的質(zhì)量并消除轉(zhuǎn)矩脈動。 對電機的設(shè)計、性能預(yù)測都離不開電機電磁場的計算。不同于傳統(tǒng)的圓柱式徑向磁通電機，盤式無鐵心電機是軸向磁通電機，外加其無鐵心的結(jié)構(gòu)，決定了該電機的磁場呈三維、開域分布。對它的電磁場分析，不能采用對待徑向磁通電機的化為二維磁場的分析方法。 本文研究的重點內(nèi)容分為兩部分：(1)在盤式無鐵心永磁同步電機的結(jié)構(gòu)上，建立其磁場三維模型，由三維有限元法計算三維電磁場，分析計算結(jié)果，并總結(jié)出盤式無鐵心永磁同步電機的磁場分布規(guī)律。 (2)在磁場計算的基礎(chǔ)上，將Halbach型永磁體陣列的理論應(yīng)用到磁鋼設(shè)計中來，提出磁鋼結(jié)構(gòu)優(yōu)化方案，研究出適合于盤式無鐵心永磁同步電機的磁鋼結(jié)構(gòu)，以獲得理想的磁場波形和磁密值。 本文首先從磁路計算的方法入手，通過磁路計算分析出盤式無鐵心永磁同步電機的磁場分布特點。其后直接運用三維有限元法求解該電機的電磁場，分析計算結(jié)果。為了獲得低漏磁、高氣隙磁密值、正弦形的氣隙磁場分布，本文先后提出普通軸向充磁磁鋼結(jié)構(gòu)、不等厚軸向充磁磁鋼結(jié)構(gòu)并將Halbach陣列的理論應(yīng)用到盤式無鐵心永磁同步電機的磁剛結(jié)構(gòu)優(yōu)化中，討論了三種不同角度的Halbach型永磁體陣列。最后為了簡化磁鋼的加工工藝，將不等厚永磁體陣列與Halbach永磁體陣列相結(jié)合，提出了最經(jīng)濟、有效的改進型Halbach永磁體陣列，給出具體磁鋼尺寸，并運用ANSYS軟件對各種磁鋼結(jié)構(gòu)產(chǎn)生的磁場進行結(jié)果仿真。
上傳時間： 2013-06-23
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軌道電路是列車運行實現(xiàn)自動控制和遠程控制的基礎(chǔ)設(shè)備之一，鐵路信號系統(tǒng)是保證運輸安全的基礎(chǔ)設(shè)施，是實現(xiàn)鐵路統(tǒng)一指揮調(diào)度，保證列車運行安全、提高運輸效率和質(zhì)量的關(guān)鍵技術(shù)設(shè)備，也是鐵路信息化的重要技術(shù)領(lǐng)域。 基于ARM與DSP的鐵路信號測試儀主要作用是及時測試鐵路信號狀況，反映鐵路運行的情況。開發(fā)此套系統(tǒng)是集測試25Hz相敏軌道電路的電壓自動記錄儀以及相位差監(jiān)測儀、ZPW-2000A的載頻與低頻測試功能于一體，是性價比較高、功能齊全的監(jiān)測管理系統(tǒng)，它發(fā)揮了ARM控制性好與DSP計算速度快的優(yōu)勢，實現(xiàn)了互補。由于采用的主要是集成芯片，所以體積小，重量輕，功耗低和便于攜帶，便于現(xiàn)場檢測。在滿足要求的前提下，為降低開發(fā)成本提高可靠性，CPU采用LPC2210的ARM7芯片。為使測試儀直觀、操作簡便，系統(tǒng)提供了良好的人機界面，包括顯示，按鍵操作等。 論文對FFT以及相關(guān)算法進行了分析和Matlab仿真；論文中給出了時鐘電路、LCD電路、數(shù)據(jù)存儲器Flash、JTAG等各功能模塊的設(shè)計原理，完成了硬件電路設(shè)計；系統(tǒng)軟件設(shè)計遵循模塊化、自頂向下的設(shè)計思路。在軟件設(shè)計方面，首先采用的是傳統(tǒng)主循環(huán)控制方法，功能上主要實現(xiàn)了A/D采樣程序、LCD顯示程序、數(shù)據(jù)存儲程序等的設(shè)計，對兩路25Hz信號電壓相位差的計算，其誤差不人于1度。為了改善系統(tǒng)性能提高系統(tǒng)的實時性，系統(tǒng)中引入實時操作系統(tǒng)μC/OS-Ⅱ，也有利于代碼移植及系統(tǒng)功能擴展。
上傳時間： 2013-04-24
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本文深入研究基于美國德州儀器公司(TI)TMS320C5410DSP芯片的濾波器系統(tǒng)軟件實現(xiàn)方法,用窗冂設(shè)計法實現(xiàn)FIR濾波器,給出了MATLAB仿真結(jié)果,并在以TI TMS320C5410為微處理器的DSK上實現(xiàn),實驗結(jié)果表明濾波結(jié)果效果良好,達到了預(yù)期的性能指標,用時間抽取法實現(xiàn)的FFT/IFFT算法,介紹了自適應(yīng)濾波器的基本原理及應(yīng)用,并對LMS算法進行了深入的研究。
上傳時間： 2013-06-29
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ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現(xiàn)方法.論文認為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強、設(shè)計更易實現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進化硬件控制功能塊的結(jié)構(gòu),完成各進化RLA控制模塊的驗證和實現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實現(xiàn)作為一類ASR-FPGA的研究目標,主要成果是根據(jù)可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機FSM方式實現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進化硬件電路的設(shè)計方法對實際的進化硬件設(shè)計具有一定的實際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
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電能是一種使用最為廣泛的能源，其應(yīng)用程度已成為一個國家發(fā)展水平的主要標志之一。隨著計算機、電力電子和信息技術(shù)等高新產(chǎn)業(yè)的發(fā)展和普及，電能質(zhì)量已成為電力部門及其用戶日益關(guān)注的問題，對電能質(zhì)量監(jiān)測和分析也具有重要的現(xiàn)實意義。本文主要對電能質(zhì)量監(jiān)測分析的相關(guān)理論和技術(shù)進行了研究，設(shè)計了基于DSP和ARM的雙CPU電能質(zhì)量監(jiān)測儀的硬件系統(tǒng)和軟件系統(tǒng)。 本文首先對電能質(zhì)量當前國內(nèi)外的研究現(xiàn)狀進行了分析，對電能質(zhì)量相關(guān)分析方法進行了闡述，提出了電能質(zhì)量監(jiān)測儀的設(shè)計思路。本文采用雙CPU的硬件結(jié)構(gòu)方式，利用ARM管理鍵盤和顯示等人機接口，采用高速數(shù)字信號處理器。TMS320LF2407作為運算單元，采用專門的14位AD轉(zhuǎn)換芯片來實現(xiàn)高精度的采樣，同時利用鎖相環(huán)電路硬件跟蹤電網(wǎng)頻率。軟件系統(tǒng)方面采用了模塊化設(shè)計，以便于軟件功能的改進和升級。在理論方面也有所研究，以諧波源-六脈動整流橋為研究對象，分析控制角和換相重疊角與諧波電流大小之間的關(guān)系，并通過PSCAD/EMTDC仿真驗證理論分析的準確性；對于暫態(tài)電能質(zhì)量擾動采用小波變換進行檢測，并通過Matlab仿真驗證檢測效果。 本文最后對電能質(zhì)量的實測數(shù)據(jù)進行分析，指出當前電能質(zhì)量中存在的問題，并給出了相應(yīng)的改善措施。對電能質(zhì)量監(jiān)測儀進行了誤差分析，并結(jié)合誤差的原因提出了軟件校正方法。
標簽： ARM DSP 電能質(zhì)量 監(jiān)測儀
上傳時間： 2013-04-24
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LDPC(低密度奇偶校驗碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實際通信系統(tǒng)是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計與實現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長的平方成正比，編碼復(fù)雜度大，成為編碼硬件實現(xiàn)的一個障礙；論文針對實際系統(tǒng)的預(yù)期指標，通過對多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長，設(shè)計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環(huán)編碼器和二階準循環(huán)編碼器。 對于每種編碼器，分別設(shè)計了其整體結(jié)構(gòu)，并對每種編碼器的功能模塊進行深入研究，設(shè)計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據(jù)時序仿真結(jié)果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環(huán)編碼器作為硬件實現(xiàn)的編碼方案。 最后，在FPGA中硬件實現(xiàn)了串行準循環(huán)編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現(xiàn)性。
標簽： LDPC FPGA 編碼器 實現(xiàn)研究
上傳時間： 2013-08-02
上傳用戶：林魚2016
可編程邏輯芯片特別是現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實際應(yīng)用前還有許多問題需要解決。一個基本的問題就是動態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計算的概念，建立了可重構(gòu)計算系統(tǒng)模型和動態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個基于劃分和時延驅(qū)動的在線布局算法，和一個基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時確保關(guān)鍵路徑的時延最小。實驗結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
標簽： FPGA 動態(tài)可重構(gòu) 布局布線 算法研究
上傳時間： 2013-05-24
上傳用戶：Neoemily
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