01_靜態(tài)時(shí)序分析基本原理和時(shí)序分析模型
標(biāo)簽： 靜態(tài)時(shí)序分析 時(shí)序分析 模型
上傳時(shí)間： 2013-10-17
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使用Quartus II Timequest時(shí)序分析器約束分析設(shè)計(jì)
標(biāo)簽： Timequest Quartus II 時(shí)序
上傳時(shí)間： 2013-10-12
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在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析
標(biāo)簽： chipscope ISE 邏輯分析
上傳時(shí)間： 2013-11-02
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04_使用Timequest約束和分析源同步電路
標(biāo)簽： Timequest 分 同步電路
上傳時(shí)間： 2015-01-01
上傳用戶(hù)：梧桐
3 FPGA設(shè)計(jì)流程 完整的FPGA 設(shè)計(jì)流程包括邏輯電路設(shè)計(jì)輸入、功能仿真、綜合及時(shí)序分析、實(shí)現(xiàn)、加載配置、調(diào)試。FPGA 配置就是將特定的應(yīng)用程序設(shè)計(jì)按FPGA設(shè)計(jì)流程轉(zhuǎn)化為數(shù)據(jù)位流加載到FPGA 的內(nèi)部存儲(chǔ)器中，實(shí)現(xiàn)特定邏輯功能的過(guò)程。由于FPGA 電路的內(nèi)部存儲(chǔ)器都是基于RAM 工藝的，所以當(dāng)FPGA電路電源掉電后，內(nèi)部存儲(chǔ)器中已加載的位流數(shù)據(jù)將隨之丟失。所以，通常將設(shè)計(jì)完成的FPGA 位流數(shù)據(jù)存于外部存儲(chǔ)器中，每次上電自動(dòng)進(jìn)行FPGA電路配置加載。 4 FPGA配置原理 以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100電路為例，F(xiàn)PGA的配置模式有四種方案可選擇：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通過(guò)芯片上的一組專(zhuān)/ 復(fù)用引腳信號(hào)完成的，主要配置功能信號(hào)如下： (1)M0、M1、M2：下載配置模式選擇; (2)CLK：配置時(shí)鐘信號(hào); (3)DONE：顯示配置狀態(tài)、控制器件啟動(dòng);
標(biāo)簽： Xilinx FPGA 集成電路 動(dòng)態(tài)老化
上傳時(shí)間： 2013-11-18
上傳用戶(hù)：oojj
首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過(guò)MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。
標(biāo)簽： FPGA DDS 雜散分析
上傳時(shí)間： 2013-11-21
上傳用戶(hù)：himbly
時(shí)序分析的好資料
標(biāo)簽： 時(shí)序分析
上傳時(shí)間： 2013-12-21
上傳用戶(hù)：yuhaihua_tony
信號(hào)完整性 分析 新手入門(mén)知識(shí)
標(biāo)簽： 信號(hào)完整性 分
上傳時(shí)間： 2013-10-31
上傳用戶(hù)：wangjg
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
標(biāo)簽： Altera FPGA DSP 28
上傳用戶(hù)：sunshie
常用PCB基材性能分析
標(biāo)簽： PCB FR 基材 性能分析
上傳時(shí)間： 2013-11-08
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