用ASM原理做二進(jìn)位3-BIT乘法的乘法器，內(nèi)附範(fàn)例的輸入檔。
標(biāo)簽： ASM BIT 乘法 乘法器
上傳時(shí)間： 2014-12-07
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用ASM原理做二進(jìn)位8-BIT乘法的乘法器，內(nèi)附範(fàn)例的輸入檔。
上傳時(shí)間： 2017-07-26
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EDA條件下乘法器的實(shí)現(xiàn)。AHDL語言實(shí)現(xiàn)輸入顯示乘法等功能
標(biāo)簽： AHDL EDA 條件下 乘法器
上傳時(shí)間： 2014-01-01
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8*8乘法器設(shè)計(jì)，和大家共享，互相學(xué)習(xí)，共同進(jìn)步
標(biāo)簽： 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-12-15
上傳用戶：onewq
一種基于加法器樹方法的8為乘法器的VHDL源碼，該方法雖然相對(duì)占有資源多，但仿真快
標(biāo)簽： VHDL 加法器 乘法器 樹
上傳時(shí)間： 2013-12-22
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Wince Mouse User Mode Driver :Wince下開啟Uart port,照著封包格式,可模擬滑鼠移動(dòng)
標(biāo)簽： Wince Driver Mouse Mode
上傳時(shí)間： 2017-08-17
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用VerilogHDL的16*16乘法器的設(shè)計(jì)實(shí)現(xiàn)，采用的是移位相乘方法
標(biāo)簽： VerilogHDL 16 乘法器 設(shè)計(jì)實(shí)現(xiàn)
上傳時(shí)間： 2017-08-29
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BJ-EPM240V2實(shí)驗(yàn)例程以及說明文檔實(shí)驗(yàn)之五乘法器設(shè)計(jì)
標(biāo)簽： BJ-EPM 240 實(shí)驗(yàn) 乘法器設(shè)計(jì)
上傳時(shí)間： 2014-11-28
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流水線乘法器與加法器 開發(fā)環(huán)境：Modelsim（verilog hdl）
標(biāo)簽： Modelsim verilog hdl 流水線
上傳時(shí)間： 2017-09-02
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位加法器的verilog程序與4×4 乘法器的verilog描述！！！
標(biāo)簽： verilog 加法器 乘法器 程序
上傳時(shí)間： 2013-12-21
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