隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計(jì)工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時(shí)腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會(huì)是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧過分依賴綜合等工具工具不行自己也就束手無策導(dǎo)致問題遲遲不能解決從而嚴(yán)重影響開發(fā)周期導(dǎo)致開發(fā)成本急劇上升
目前我們的設(shè)計(jì)規(guī)模越來越龐大動(dòng)輒上百萬門幾百萬門的電路屢見不鮮同時(shí)我們所采用的器件工藝越來越先進(jìn)已經(jīng)步入深亞微米時(shí)代而在對待深亞微米的器件上我們的設(shè)計(jì)方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時(shí)我相信ASIC設(shè)計(jì)以后也會(huì)如此此時(shí)如果我們不在設(shè)計(jì)方法設(shè)計(jì)技巧上有所提高是無法面對這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)而且現(xiàn)在的競爭越來越激勵(lì)從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能
本文從澄清一些錯(cuò)誤認(rèn)識(shí)開始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時(shí)大小和面積資源占用率為主題描述在FPGA設(shè)計(jì)過程中應(yīng)當(dāng)注意的問題和可以采用的設(shè)計(jì)技巧本文對讀者的技能基本要求是熟悉數(shù)字電路基本知識(shí)如加法器計(jì)數(shù)器RAM等熟悉基本的同步電路設(shè)計(jì)方法熟悉HDL語言對FPGA的結(jié)構(gòu)有所了解對FPGA設(shè)計(jì)流程比較了解
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Xilinx
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上傳時(shí)間：
2013-11-06
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