給出了一種適用于PHS基帶系統中的高性能成形濾波器,對比兩種實現方法在基帶芯片中 的性能,利用最少的非零比特位來表示符號數的編碼技術即符號數(Canonic Sign Digit, CSD) 。
標簽： Canonic Digit Sign PHS
上傳時間： 2015-11-19
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在一這期中，我們擴大了討論的範圍，涵蓋了在飛思卡爾產品系列中采用的多種技術，包括8位微控制器(MCU)、32位ColdFire控制器、我們曾獲大獎的16位數字信號控制器(DSC)及ZigBee® 無線技術等。此外，我們還增加了一個來自設計聯盟合作伙伴的內容，以及飛思卡爾客戶如何用我們的產品和服務取得成功的實例。
標簽： voip 飛思卡爾 比特位
上傳時間： 2013-10-17
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STM32中斷優先級和開關總中斷 一，中斷優先級： STM32(Cortex-M3)中的優先級概念 STM32(Cortex-M3)中有兩個優先級的概念——搶占式優先級和響應優先級，有人把響應優先級稱作'亞優先級'或'副優先級'，每個中斷源都需要被指定這兩種優先級。 具有高搶占式優先級的中斷可以在具有低搶占式優先級的中斷處理過程中被響應，即中斷嵌套，或者說高搶占式優先級的中斷可以嵌套低搶占式優先級的中斷。 當兩個中斷源的搶占式優先級相同時，這兩個中斷將沒有嵌套關系，當一個中斷到來后，如果正在處理另一個中斷，這個后到來的中斷就要等到前一個中斷處理完之后才能被處理。如果這兩個中斷同時到達，則中斷控制器根據他們的響應優先級高低來決定先處理哪一個；如果他們的搶占式優先級和響應優先級都相等，則根據他們在中斷表中的排位順序決定先處理哪一個。 既然每個中斷源都需要被指定這兩種優先級，就需要有相應的寄存器位記錄每個中斷的優先級；在Cortex-M3中定義了8個比特位用于設置中斷源的優先級，這8個比特位可以有8種分配方式，如下：
標簽： STM 32 模塊
上傳時間： 2013-11-21
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/*** *** *** *** *** *** *** *** *** *** *** *** **/ //**此映射表用來映射LED模塊不譯碼時，顯示的字符和必須輸入的數據的關系 //**每段和對應比特位的關系見示意圖 // g // --- --- // b | a |f | | <---顯示0時點亮的段為gfedcb // --- // c | |e | | 那么寫入數據為0x7e // --- --- // d // bit: 7 6 5 4 3 2 1 0 // 段位： g f e d c b a
標簽： LED 映射 模塊 譯碼
上傳時間： 2013-11-25
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算術編碼方法是將被編碼的一則消息或符號串（序列）表示成0和1之間的一個間隔（Interval），即對一串符號直接編碼成[0,1]區間上的一個浮點小數。符號序列越長，編碼表示它的間隔越小，表示這一間隔所需的位數就越多。信源中的符號序列仍然要根據某種模式生成概率的大小來減少間隔。可能出現的符號概率要比不太可能出現的符號減少范圍小，因此，只正加較少的比特位。
標簽： Interval 算術編碼 符號 序列
上傳時間： 2013-12-23
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該代碼用硬件描述語言Verilog系統地描述了I2C總線接口的位比特主控轉換模型。對學習FPGA和I2C總線接口有極大地幫助。
標簽： I2C Verilog FPGA 總線接口
上傳時間： 2016-02-26
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比特序列傳送模塊 把輸入的八位比特數據 做循環后每個比特輸出 詳細請看英文描述
標簽： 比特 序列 傳送 模塊
上傳時間： 2013-12-12
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將AD采樣的八位比特轉化為十進制數值大小，并用數碼管動態顯示
標簽： 采樣 比特 十進制 數值
上傳時間： 2017-09-11
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碼元定時恢復(位同步)技術是數字通信中的關鍵技術。位同步信號本身的抖動、錯位會直接降低通信設備的抗干擾性能，使誤碼率上升，甚至會使傳輸遭到完全破壞。尤其對于突發傳輸系統，快速、精確的定時同步算法是近年來研究的一個焦點。本文就是以Inmarsat GES/AES數據接收系統為背景，研究了突發通信傳輸模式下的全數字接收機中位同步方法，并予以實現。 本文系統地論述了位同步原理，在此基礎上著重研究了位同步的系統結構、碼元定時恢復算法以及衡量系統性能的各項指標，為后續工作奠定了基礎。 首先根據衛星系統突發信道傳輸的特點分析了傳統位同步方法在突發系統中的不足，接下來對Inmarsat系統的短突發R信道和長突發T信道的調制方式和幀結構做了細致的分析，并在Agilent ADS中進行了仿真。 在此基礎上提出了一種充分利用報頭前導比特信息的，由滑動平均、閾值判斷和累加求極值組成的快速報頭時鐘捕獲方法，此方法可快速精準地完成短突發形式下的位同步，并在FPGA上予以實現，效果良好。 在長突發形式下的報頭時鐘捕獲后還需要對后續數據進行位同步跟蹤，在跟蹤過程中本論文首先用DSP Builder實現了插值環路的位同步算法，進行了Matlab仿真和FPGA實現。并在插值環路的基礎上做出改進，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實現。最后將移位算法與插值算法進行了性能比較，證明該算法更適合于本項目中Inmarsat的長突發信道位同步跟蹤。 論文對兩個突發信道的位同步系統進行了理論研究、算法設計以及硬件實現的全過程，滿足系統要求。
標簽： FPGA 海事衛星 信號
上傳時間： 2013-04-24
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標簽： 海事衛星 信號 位同步 檢測
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