給出了一種適用于PHS基帶系統(tǒng)中的高性能成形濾波器,對(duì)比兩種實(shí)現(xiàn)方法在基帶芯片中 的性能,利用最少的非零比特位來(lái)表示符號(hào)數(shù)的編碼技術(shù)即符號(hào)數(shù)(Canonic Sign Digit, CSD) 。
標(biāo)簽： Canonic Digit Sign PHS
上傳時(shí)間： 2015-11-19
上傳用戶：liglechongchong
在一這期中，我們擴(kuò)大了討論的範(fàn)圍，涵蓋了在飛思卡爾產(chǎn)品系列中采用的多種技術(shù)，包括8位微控制器(MCU)、32位ColdFire控制器、我們?cè)@大獎(jiǎng)的16位數(shù)字信號(hào)控制器(DSC)及ZigBee® 無(wú)線技術(shù)等。此外，我們還增加了一個(gè)來(lái)自設(shè)計(jì)聯(lián)盟合作伙伴的內(nèi)容，以及飛思卡爾客戶如何用我們的產(chǎn)品和服務(wù)取得成功的實(shí)例。
上傳時(shí)間： 2013-10-17
上傳用戶：1234xhb
STM32中斷優(yōu)先級(jí)和開關(guān)總中斷 一，中斷優(yōu)先級(jí)： STM32(Cortex-M3)中的優(yōu)先級(jí)概念 STM32(Cortex-M3)中有兩個(gè)優(yōu)先級(jí)的概念——搶占式優(yōu)先級(jí)和響應(yīng)優(yōu)先級(jí)，有人把響應(yīng)優(yōu)先級(jí)稱作'亞優(yōu)先級(jí)'或'副優(yōu)先級(jí)'，每個(gè)中斷源都需要被指定這兩種優(yōu)先級(jí)。 具有高搶占式優(yōu)先級(jí)的中斷可以在具有低搶占式優(yōu)先級(jí)的中斷處理過(guò)程中被響應(yīng)，即中斷嵌套，或者說(shuō)高搶占式優(yōu)先級(jí)的中斷可以嵌套低搶占式優(yōu)先級(jí)的中斷。 當(dāng)兩個(gè)中斷源的搶占式優(yōu)先級(jí)相同時(shí)，這兩個(gè)中斷將沒(méi)有嵌套關(guān)系，當(dāng)一個(gè)中斷到來(lái)后，如果正在處理另一個(gè)中斷，這個(gè)后到來(lái)的中斷就要等到前一個(gè)中斷處理完之后才能被處理。如果這兩個(gè)中斷同時(shí)到達(dá)，則中斷控制器根據(jù)他們的響應(yīng)優(yōu)先級(jí)高低來(lái)決定先處理哪一個(gè)；如果他們的搶占式優(yōu)先級(jí)和響應(yīng)優(yōu)先級(jí)都相等，則根據(jù)他們?cè)谥袛啾碇械呐盼豁樞驔Q定先處理哪一個(gè)。 既然每個(gè)中斷源都需要被指定這兩種優(yōu)先級(jí)，就需要有相應(yīng)的寄存器位記錄每個(gè)中斷的優(yōu)先級(jí)；在Cortex-M3中定義了8個(gè)比特位用于設(shè)置中斷源的優(yōu)先級(jí)，這8個(gè)比特位可以有8種分配方式，如下：
上傳時(shí)間： 2013-11-21
上傳用戶：dddddd55
/*** *** *** *** *** *** *** *** *** *** *** *** **/ //**此映射表用來(lái)映射LED模塊不譯碼時(shí)，顯示的字符和必須輸入的數(shù)據(jù)的關(guān)系 //**每段和對(duì)應(yīng)比特位的關(guān)系見示意圖 // g // --- --- // b | a |f | | <---顯示0時(shí)點(diǎn)亮的段為gfedcb // --- // c | |e | | 那么寫入數(shù)據(jù)為0x7e // --- --- // d // bit: 7 6 5 4 3 2 1 0 // 段位： g f e d c b a
上傳時(shí)間： 2013-11-25
上傳用戶：
算術(shù)編碼方法是將被編碼的一則消息或符號(hào)串（序列）表示成0和1之間的一個(gè)間隔（Interval），即對(duì)一串符號(hào)直接編碼成[0,1]區(qū)間上的一個(gè)浮點(diǎn)小數(shù)。符號(hào)序列越長(zhǎng)，編碼表示它的間隔越小，表示這一間隔所需的位數(shù)就越多。信源中的符號(hào)序列仍然要根據(jù)某種模式生成概率的大小來(lái)減少間隔。可能出現(xiàn)的符號(hào)概率要比不太可能出現(xiàn)的符號(hào)減少范圍小，因此，只正加較少的比特位。
標(biāo)簽： Interval 算術(shù)編碼 符號(hào) 序列
上傳時(shí)間： 2013-12-23
上傳用戶：561596
該代碼用硬件描述語(yǔ)言Verilog系統(tǒng)地描述了I2C總線接口的位比特主控轉(zhuǎn)換模型。對(duì)學(xué)習(xí)FPGA和I2C總線接口有極大地幫助。
標(biāo)簽： I2C Verilog FPGA 總線接口
上傳時(shí)間： 2016-02-26
上傳用戶：Yukiseop
比特序列傳送模塊 把輸入的八位比特?cái)?shù)據(jù) 做循環(huán)后每個(gè)比特輸出 詳細(xì)請(qǐng)看英文描述
上傳時(shí)間： 2013-12-12
上傳用戶：gxf2016
將AD采樣的八位比特轉(zhuǎn)化為十進(jìn)制數(shù)值大小，并用數(shù)碼管動(dòng)態(tài)顯示
標(biāo)簽： 采樣 比特 十進(jìn)制 數(shù)值
上傳時(shí)間： 2017-09-11
上傳用戶：zl5712176
碼元定時(shí)恢復(fù)(位同步)技術(shù)是數(shù)字通信中的關(guān)鍵技術(shù)。位同步信號(hào)本身的抖動(dòng)、錯(cuò)位會(huì)直接降低通信設(shè)備的抗干擾性能，使誤碼率上升，甚至?xí)箓鬏斣獾酵耆茐摹Ｓ绕鋵?duì)于突發(fā)傳輸系統(tǒng)，快速、精確的定時(shí)同步算法是近年來(lái)研究的一個(gè)焦點(diǎn)。本文就是以Inmarsat GES/AES數(shù)據(jù)接收系統(tǒng)為背景，研究了突發(fā)通信傳輸模式下的全數(shù)字接收機(jī)中位同步方法，并予以實(shí)現(xiàn)。 本文系統(tǒng)地論述了位同步原理，在此基礎(chǔ)上著重研究了位同步的系統(tǒng)結(jié)構(gòu)、碼元定時(shí)恢復(fù)算法以及衡量系統(tǒng)性能的各項(xiàng)指標(biāo)，為后續(xù)工作奠定了基礎(chǔ)。 首先根據(jù)衛(wèi)星系統(tǒng)突發(fā)信道傳輸?shù)奶攸c(diǎn)分析了傳統(tǒng)位同步方法在突發(fā)系統(tǒng)中的不足，接下來(lái)對(duì)Inmarsat系統(tǒng)的短突發(fā)R信道和長(zhǎng)突發(fā)T信道的調(diào)制方式和幀結(jié)構(gòu)做了細(xì)致的分析，并在Agilent ADS中進(jìn)行了仿真。 在此基礎(chǔ)上提出了一種充分利用報(bào)頭前導(dǎo)比特信息的，由滑動(dòng)平均、閾值判斷和累加求極值組成的快速報(bào)頭時(shí)鐘捕獲方法，此方法可快速精準(zhǔn)地完成短突發(fā)形式下的位同步，并在FPGA上予以實(shí)現(xiàn)，效果良好。 在長(zhǎng)突發(fā)形式下的報(bào)頭時(shí)鐘捕獲后還需要對(duì)后續(xù)數(shù)據(jù)進(jìn)行位同步跟蹤，在跟蹤過(guò)程中本論文首先用DSP Builder實(shí)現(xiàn)了插值環(huán)路的位同步算法，進(jìn)行了Matlab仿真和FPGA實(shí)現(xiàn)。并在插值環(huán)路的基礎(chǔ)上做出改進(jìn)，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實(shí)現(xiàn)。最后將移位算法與插值算法進(jìn)行了性能比較，證明該算法更適合于本項(xiàng)目中Inmarsat的長(zhǎng)突發(fā)信道位同步跟蹤。 論文對(duì)兩個(gè)突發(fā)信道的位同步系統(tǒng)進(jìn)行了理論研究、算法設(shè)計(jì)以及硬件實(shí)現(xiàn)的全過(guò)程，滿足系統(tǒng)要求。
標(biāo)簽： FPGA 海事衛(wèi)星 信號(hào)
上傳時(shí)間： 2013-04-24
上傳用戶：yare
碼元定時(shí)恢復(fù)(位同步)技術(shù)是數(shù)字通信中的關(guān)鍵技術(shù)。位同步信號(hào)本身的抖動(dòng)、錯(cuò)位會(huì)直接降低通信設(shè)備的抗干擾性能，使誤碼率上升，甚至?xí)箓鬏斣獾酵耆茐摹Ｓ绕鋵?duì)于突發(fā)傳輸系統(tǒng)，快速、精確的定時(shí)同步算法是近年來(lái)研究的一個(gè)焦點(diǎn)。本文就是以Inmarsat GES/AES數(shù)據(jù)接收系統(tǒng)為背景，研究了突發(fā)通信傳輸模式下的全數(shù)字接收機(jī)中位同步方法，并予以實(shí)現(xiàn)。 本文系統(tǒng)地論述了位同步原理，在此基礎(chǔ)上著重研究了位同步的系統(tǒng)結(jié)構(gòu)、碼元定時(shí)恢復(fù)算法以及衡量系統(tǒng)性能的各項(xiàng)指標(biāo)，為后續(xù)工作奠定了基礎(chǔ)。 首先根據(jù)衛(wèi)星系統(tǒng)突發(fā)信道傳輸?shù)奶攸c(diǎn)分析了傳統(tǒng)位同步方法在突發(fā)系統(tǒng)中的不足，接下來(lái)對(duì)Inmarsat系統(tǒng)的短突發(fā)R信道和長(zhǎng)突發(fā)T信道的調(diào)制方式和幀結(jié)構(gòu)做了細(xì)致的分析，并在Agilent ADS中進(jìn)行了仿真。 在此基礎(chǔ)上提出了一種充分利用報(bào)頭前導(dǎo)比特信息的，由滑動(dòng)平均、閾值判斷和累加求極值組成的快速報(bào)頭時(shí)鐘捕獲方法，此方法可快速精準(zhǔn)地完成短突發(fā)形式下的位同步，并在FPGA上予以實(shí)現(xiàn)，效果良好。 在長(zhǎng)突發(fā)形式下的報(bào)頭時(shí)鐘捕獲后還需要對(duì)后續(xù)數(shù)據(jù)進(jìn)行位同步跟蹤，在跟蹤過(guò)程中本論文首先用DSP Builder實(shí)現(xiàn)了插值環(huán)路的位同步算法，進(jìn)行了Matlab仿真和FPGA實(shí)現(xiàn)。并在插值環(huán)路的基礎(chǔ)上做出改進(jìn)，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實(shí)現(xiàn)。最后將移位算法與插值算法進(jìn)行了性能比較，證明該算法更適合于本項(xiàng)目中Inmarsat的長(zhǎng)突發(fā)信道位同步跟蹤。 論文對(duì)兩個(gè)突發(fā)信道的位同步系統(tǒng)進(jìn)行了理論研究、算法設(shè)計(jì)以及硬件實(shí)現(xiàn)的全過(guò)程，滿足系統(tǒng)要求。
標(biāo)簽： 海事衛(wèi)星 信號(hào) 位同步 檢測(cè)
上傳時(shí)間： 2013-04-24
上傳用戶：zukfu
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
