用verilog設計加法器，經modelsim仿真測試沒問題。有問題請反饋。
標簽： verilog 加法器
上傳時間： 2017-02-26
上傳用戶：zhangqi
用verilog設計的加法器，經過modelsim工具驗證無問題。有問題請反饋。
標簽： Verilog 加法器
上傳時間： 2017-02-27
題目：一位加法器的設計 試實現一個十進制的1位數加法器，其中十進制數編碼為8421碼。十進制數加法可首先轉換為二進制加法來執行。然后，若得到的和大于9，則產生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用基本邏輯門電路和編碼器，譯碼器及計數器完成電路； （2）用LED管顯示。
標簽： 加法器
上傳時間： 2017-05-09
上傳用戶：明天明天明天
Multisim十進制加法器 范圍0到18
標簽： Multisim 加法器
上傳時間： 2018-12-10
上傳用戶：3065135961
該文檔為三種高速乘法器的FPGA實現及性能比較簡介資料，講解的還不錯，感興趣的可以下載看看…………………………
標簽： 乘法器 fpga
上傳時間： 2021-10-18
上傳用戶：
該文檔為基于FPGA的快速陣列乘法器的實現詳解資料，講解的還不錯，感興趣的可以下載看看…………………………
標簽： fpga 乘法器
上傳時間： 2021-10-24
上傳用戶：kent
設計一種可以實現16位有符號_無符號二進制數乘法的乘法器，適合感興趣的學習者學習.
標簽： 乘法器
上傳時間： 2022-04-27
基于VHDL的乘法器實驗，適合感興趣的學習者學習，可以提高自己的能力，大家可以多交流哈
標簽： VHDL 乘法器
上傳時間： 2022-05-10
基于Altera的FPGA設計的硬件除法器，適合感興趣的學習者學習，可以提高自己的能力，大家可以多交流哈
標簽： fpga 硬件除法器
上傳時間： 2022-05-20
文檔為乘法器復用的多路FFT處理器研究與設計總結文檔，是一份不錯的參考資料，感興趣的可以下載看看，，，，，，，，，，，，，
標簽： fft 處理器 乘法器
上傳時間： 2022-06-28
蟲蟲下載站版權所有 京ICP備2021023401號-1
