Multisim十進制加法器
范圍0到18
資源簡介：Multisim十進制加法器 范圍0到18
上傳時間： 2018-12-10
上傳用戶：3065135961
資源簡介：這是一個用Multisim編寫的用8421BCD碼表示的兩個一位十進制數相加的加法器
上傳時間： 2016-09-17
上傳用戶：kelimu
資源簡介：32位單精度浮點加法器。進行用加法運算，仿真輸出
上傳時間： 2013-04-24
上傳用戶：x4587
資源簡介：數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n
上傳時間： 2013-09-04
上傳用戶：a471778
資源簡介：浮點運算器的核心運算部件是浮點加法器，它是實現浮點指令各種運算的基礎，其設計優化對于提高浮點運算的速度和精度相當關鍵。文章從浮點加法器算法和電路實現的角度給出設計方法，通過VHDL語言在QuartusII中進行設計和驗證，此加法器通過狀態機控制運算，有...
上傳時間： 2014-01-19
上傳用戶：xauthu
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：8位加法器和減法器設計實習報告
上傳時間： 2013-10-22
上傳用戶：sjyy1001
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：一個無符號的加法器小程序
上傳時間： 2014-01-12
上傳用戶：cjl42111
資源簡介：一個簡單的算法加法器
上傳時間： 2015-02-24
上傳用戶：myworkpost
資源簡介：加法器,加法器描述
上傳時間： 2015-02-27
上傳用戶：lifangyuan12
資源簡介：VHDL實現的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：verilog編寫的32位浮點加法器
上傳時間： 2015-03-09
上傳用戶：372825274
資源簡介：加法器（使用verilog編寫的）,雖然簡單，但是這也是學習verilog最基礎的東西！希望大家一起學習！
上傳時間： 2013-12-10
上傳用戶：410805624
資源簡介：最高優先級編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語句） LED七段譯碼 多路選擇器（使用if－else語句） 雙2－4譯碼器：74139 多路選擇器...
上傳時間： 2015-04-11
上傳用戶：tianyi223
資源簡介：8位加法器的原代碼,主要內容下載看了就知道
上傳時間： 2013-12-16
上傳用戶：思琦琦
資源簡介：大學vhdl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘，數碼顯示，74ls138，8，4位計數器，d，rs觸發器，加法器，交通燈等，此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
上傳時間： 2013-12-23
上傳用戶：qiaoyue
資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
上傳時間： 2015-05-02
上傳用戶：zukfu
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.
上傳時間： 2013-11-30
上傳用戶：gxf2016
資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.
上傳時間： 2014-01-03
上傳用戶：klin3139
資源簡介：測試向量波形產生：VHDL實例---加法器源程序
上傳時間： 2013-12-04
上傳用戶：225588
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：vhdl 測試向量含測試向量（Test Bench）和波形產生：VHDL實例---相應加法器的測試向量（test bench).txt
上傳時間： 2015-05-13
上傳用戶：天涯
資源簡介：16位高速加法器，采用verilog語言編寫，已經成功仿真，能夠運行
上傳時間： 2013-12-24
上傳用戶：aix008
資源簡介：這是用vhdl編寫的四位加法器，請多指教
上傳時間： 2013-12-12
上傳用戶：yepeng139
資源簡介：基于maxplus2的八位加法器，已經通過仿真
上傳時間： 2014-01-19
上傳用戶：cc1
資源簡介：數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。
上傳時間： 2014-08-31
上傳用戶：yan2267246
資源簡介：加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路
上傳時間： 2015-05-29
上傳用戶：671145514
資源簡介：加法器核，帶進位位的，xilinx公司的核，能用
上傳時間： 2015-05-31
上傳用戶：gtf1207
