用verilog設(shè)計(jì)加法器，經(jīng)modelsim仿真測試沒問題。有問題請(qǐng)反饋。
資源簡介：用verilog設(shè)計(jì)加法器，經(jīng)modelsim仿真測試沒問題。有問題請(qǐng)反饋。
上傳時(shí)間： 2017-02-26
上傳用戶：zhangqi
資源簡介：用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設(shè)計(jì)中。
上傳時(shí)間： 2015-05-02
上傳用戶：zukfu
資源簡介：cpld/fpga常用加法器設(shè)計(jì)的verilog程序
上傳時(shí)間： 2016-11-05
上傳用戶：fhzm5658
資源簡介：精通verilog HDL語言編程源碼之1--常用加法器設(shè)計(jì)
上傳時(shí)間： 2014-12-03
上傳用戶：hopy
資源簡介：verilog hdl語言 常用加法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-24
上傳用戶：lizhizheng88
資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用verilog HDL語言描述.
上傳時(shí)間： 2013-12-03
上傳用戶：moerwang
資源簡介：上傳文件為：常用加法器verilog設(shè)計(jì).rar
上傳時(shí)間： 2014-11-18
上傳用戶：nanfeicui
資源簡介：verilog 加法器設(shè)計(jì) 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。
上傳時(shí)間： 2013-12-29
上傳用戶：lunshaomo
資源簡介：用verilog設(shè)計(jì)的加法器，經(jīng)過modelsim工具驗(yàn)證無問題。有問題請(qǐng)反饋。
上傳時(shí)間： 2017-02-27
上傳用戶：zhangqi
資源簡介：浮點(diǎn)運(yùn)算器的核心運(yùn)算部件是浮點(diǎn)加法器，它是實(shí)現(xiàn)浮點(diǎn)指令各種運(yùn)算的基礎(chǔ)，其設(shè)計(jì)優(yōu)化對(duì)于提高浮點(diǎn)運(yùn)算的速度和精度相當(dāng)關(guān)鍵。文章從浮點(diǎn)加法器算法和電路實(shí)現(xiàn)的角度給出設(shè)計(jì)方法，通過VHDL語言在QuartusII中進(jìn)行設(shè)計(jì)和驗(yàn)證，此加法器通過狀態(tài)機(jī)控制運(yùn)算，有...
上傳時(shí)間： 2014-01-19
上傳用戶：xauthu
資源簡介：8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告
上傳時(shí)間： 2013-10-22
上傳用戶：sjyy1001
資源簡介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：verilog編寫的32位浮點(diǎn)加法器
上傳時(shí)間： 2015-03-09
上傳用戶：372825274
資源簡介：加法器（使用verilog編寫的）,雖然簡單，但是這也是學(xué)習(xí)verilog最基礎(chǔ)的東西！希望大家一起學(xué)習(xí)！
上傳時(shí)間： 2013-12-10
上傳用戶：410805624
資源簡介：11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶：我們的船長
資源簡介：加法器 乘法器電路 除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路
上傳時(shí)間： 2015-05-29
上傳用戶：671145514
資源簡介：verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic
上傳時(shí)間： 2015-06-02
上傳用戶：一諾88
資源簡介：用vhdl語言設(shè)計(jì)CPU中的一部分：加法器的設(shè)計(jì)，包括多種加法器的設(shè)計(jì)方法！內(nèi)容為英文
上傳時(shí)間： 2015-06-11
上傳用戶：xiaohuanhuan
資源簡介：浮點(diǎn)加法器的VHDL算法設(shè)計(jì) 浮點(diǎn)加法器的VHDL算法設(shè)計(jì)
上傳時(shí)間： 2014-01-13
上傳用戶：z754970244
資源簡介：本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。
上傳時(shí)間： 2013-12-18
上傳用戶：維子哥哥
資源簡介：VHDL——N位加法器設(shè)計(jì)
上傳時(shí)間： 2013-12-20
上傳用戶：壞壞的華仔
資源簡介：8位的加法器設(shè)計(jì)，分4個(gè)工程完成的，用的是Quartus II軟件。
上傳時(shí)間： 2014-01-20
上傳用戶：myworkpost
資源簡介：應(yīng)用vhdl語言進(jìn)行加法器的設(shè)計(jì)，比較器的設(shè)計(jì)，隨著vhdl語言的應(yīng)用越來越廣泛，其重要性也更加明確。希望對(duì)大家有所幫助。
上傳時(shí)間： 2015-11-11
上傳用戶：gut1234567
資源簡介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：蔣小龍的關(guān)于FPGA算法教程.經(jīng)典! (其中包含加法器,乘法器極其算術(shù)邏輯部件設(shè)計(jì))
上傳時(shí)間： 2015-11-23
上傳用戶：asdfasdfd
資源簡介：一個(gè)超前進(jìn)位加法器的verilog實(shí)現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶：stella2015
資源簡介：用verilog語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測試文件。
上傳時(shí)間： 2013-12-19
上傳用戶：alan-ee
資源簡介：實(shí)現(xiàn)簡單十六位加法器及測試程序 的verilog代碼
上傳時(shí)間： 2014-08-11
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