相 關 資 源

• verilog設計加法器免費下載

  資源簡介：用verilog設計加法器，經modelsim仿真測試沒問題。有問題請反饋。

  標簽： verilog 加法器

  上傳時間： 2017-02-26

  上傳用戶：zhangqi

• 用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。

  標簽： verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• cpld/fpga常用加法器設計的verilog程序免費下載

  資源簡介：cpld/fpga常用加法器設計的verilog程序

  標簽： verilog cpld fpga 加法器

  上傳時間： 2016-11-05

  上傳用戶：fhzm5658

• 精通verilog HDL語言編程源碼之1--常用加法器設計免費下載

  資源簡介：精通verilog HDL語言編程源碼之1--常用加法器設計

  標簽： verilog HDL 語言編程 源碼

  上傳時間： 2014-12-03

  上傳用戶：hopy

• verilog hdl語言 常用加法器設計免費下載

  資源簡介：verilog hdl語言 常用加法器設計，可使用modelsim進行仿真

  標簽： verilog hdl 語言 加法器

  上傳時間： 2013-12-24

  上傳用戶：lizhizheng88

• 本程序是在一位全加器的基礎上設計一個16位的加法器,用verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎上設計一個16位的加法器,用verilog HDL語言描述.

  標簽： verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 上傳文件為：常用加法器verilog設計.rar免費下載

  資源簡介：上傳文件為：常用加法器verilog設計.rar

  標簽： verilog 加法器

  上傳時間： 2014-11-18

  上傳用戶：nanfeicui

• verilog 加法器設計 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。免費下載

  資源簡介：verilog 加法器設計 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。

  標簽： modelsim verilog 加法器

  上傳時間： 2013-12-29

  上傳用戶：lunshaomo

• verilog設計的加法器免費下載

  資源簡介：用verilog設計的加法器，經過modelsim工具驗證無問題。有問題請反饋。

  標簽： verilog 加法器

  上傳時間： 2017-02-27

  上傳用戶：zhangqi

• FPU加法器的設計與實現免費下載

  資源簡介：浮點運算器的核心運算部件是浮點加法器，它是實現浮點指令各種運算的基礎，其設計優(yōu)化對于提高浮點運算的速度和精度相當關鍵。文章從浮點加法器算法和電路實現的角度給出設計方法，通過VHDL語言在QuartusII中進行設計和驗證，此加法器通過狀態(tài)機控制運算，有...

  標簽： FPU 加法器

  上傳時間： 2014-01-19

  上傳用戶：xauthu

• 8位加法器和減法器設計實習報告免費下載

  資源簡介：8位加法器和減法器設計實習報告

  標簽： 8位 加法器 減法器 實習報告

  上傳時間： 2013-10-22

  上傳用戶：sjyy1001

• 超前進位加法器的設計免費下載

  資源簡介：超前進位加法器的設計

  標簽： 進位 加法器

  上傳時間： 2013-10-19

  上傳用戶：shen_dafa

• verilog編寫的32位浮點加法器免費下載

  資源簡介：verilog編寫的32位浮點加法器

  標簽： verilog 編寫 浮點 加法器

  上傳時間： 2015-03-09

  上傳用戶：372825274

• 加法器（使用verilog編寫的）,雖然簡單免費下載

  資源簡介：加法器（使用verilog編寫的）,雖然簡單，但是這也是學習verilog最基礎的東西！希望大家一起學習！

  標簽： verilog 加法器 編寫

  上傳時間： 2013-12-10

  上傳用戶：410805624

• 11,13,16位超前進位加法器的verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進位加法器的verilog HDL源代碼。

  標簽： verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方免費下載

  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序

  標簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• 加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路免費下載

  資源簡介：加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路

  標簽： 電路設計 加法器 乘法器 電路

  上傳時間： 2015-05-29

  上傳用戶：671145514

• verilog shi 實現的加法器（8位）適用于初學asic免費下載

  資源簡介：verilog shi 實現的加法器（8位）適用于初學asic

  標簽： verilog asic shi 8位

  上傳時間： 2015-06-02

  上傳用戶：一諾88

• 用vhdl語言設計CPU中的一部分：加法器的設計免費下載

  資源簡介：用vhdl語言設計CPU中的一部分：加法器的設計，包括多種加法器的設計方法！內容為英文

  標簽： vhdl CPU 語言 分

  上傳時間： 2015-06-11

  上傳用戶：xiaohuanhuan

• 浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計免費下載

  資源簡介：浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計

  標簽： VHDL 浮點 加法器 算法設計

  上傳時間： 2014-01-13

  上傳用戶：z754970244

• 本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.免費下載

  資源簡介：本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.

  標簽： verilog 加法器 HDL 進位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 16位加法器的流水線計算,verilog代碼免費下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• VHDL——N位加法器設計免費下載

  資源簡介：VHDL——N位加法器設計

  標簽： VHDL 加法器

  上傳時間： 2013-12-20

  上傳用戶：壞壞的華仔

• 8位的加法器設計免費下載

  資源簡介：8位的加法器設計，分4個工程完成的，用的是Quartus II軟件。

  標簽： 8位 加法器

  上傳時間： 2014-01-20

  上傳用戶：myworkpost

• 應用vhdl語言進行加法器的設計免費下載

  資源簡介：應用vhdl語言進行加法器的設計，比較器的設計，隨著vhdl語言的應用越來越廣泛，其重要性也更加明確。希望對大家有所幫助。

  標簽： vhdl 語言 加法器

  上傳時間： 2015-11-11

  上傳用戶：gut1234567

• VHD設計實例8位加法器的設計分頻電路數字秒表的設計免費下載

  資源簡介：VHD設計實例8位加法器的設計分頻電路數字秒表的設計

  標簽： VHD 8位 設計實例 加法器

  上傳時間： 2014-08-10

  上傳用戶：yyq123456789

• 蔣小龍的關于FPGA算法教程.經典! (其中包含加法器,乘法器極其算術邏輯部件設計)免費下載

  資源簡介：蔣小龍的關于FPGA算法教程.經典! (其中包含加法器,乘法器極其算術邏輯部件設計)

  標簽： FPGA 算法 教程 加法器

  上傳時間： 2015-11-23

  上傳用戶：asdfasdfd

• 一個超前進位加法器的verilog實現免費下載

  資源簡介：一個超前進位加法器的verilog實現，內含測試文件，可以綜合，非常有參考價值

  標簽： verilog 進位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• 用verilog語言實現了一個8bit的超前進位加法器免費下載

  資源簡介：用verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。

  標簽： verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 實現簡單十六位加法器及測試程序 的verilog代碼免費下載

  資源簡介：實現簡單十六位加法器及測試程序 的verilog代碼

  標簽： verilog 十六位 加法器 代碼

  上傳時間： 2014-08-11

  上傳用戶：