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法器

  • 用 FPGA實現了二維離散余弦變換和逆變換

    用 FPGA實現了二維離散余弦變換和逆變換,結構設計采用行列分解法,乘法器采用移位求和的方法實現,并且采用流水線結構設計,提高處理核的性能

    標簽: FPGA 二維離散余弦變換 逆變

    上傳時間: 2017-07-17

    上傳用戶:leixinzhuo

  • 累加器

    累加器,一個加法器和一個寄存器構成的累加器,其用途是用于DDS技術的相位累加器

    標簽: 累加器

    上傳時間: 2017-08-01

    上傳用戶:zq70996813

  • 用verilog設計的FIR濾波器。濾波器需要很快的處理速度

    用verilog設計的FIR濾波器。濾波器需要很快的處理速度,所以采用了wallace樹算法,超前進位加法器等等

    標簽: verilog FIR 濾波器 速度

    上傳時間: 2017-08-03

    上傳用戶:hebmuljb

  • EDA課程設計,簡單的EDA編程,包括計數器

    EDA課程設計,簡單的EDA編程,包括計數器,加法器和觸發器的應用

    標簽: EDA 編程 計數器

    上傳時間: 2017-08-07

    上傳用戶:change0329

  • 一個verilog的源碼程序

    一個verilog的源碼程序,用于加法器實驗程序

    標簽: verilog 源碼 程序

    上傳時間: 2013-12-17

    上傳用戶:www240697738

  • 實現17位加法

    實現17位加法,利用一個16位超前進位加法器和一個一位全加器構成的一個有進位輸入和進位輸出的17加法器,并且16位加法器利用的使四位超前進位加法器構成。它在booth乘法器設計中經常用到。可以使初學者對模塊的調用了解更加透徹。

    標簽: 加法

    上傳時間: 2017-08-22

    上傳用戶:kristycreasy

  • TMS320VC5416的主要特征有: (1)優化的CPU結構:增強的多總線結構

    TMS320VC5416的主要特征有: (1)優化的CPU結構:增強的多總線結構,數據總線具有總線保持特性;40bit的算術邏輯單元(ALU),包括兩個獨立的40bit的累加器,一個40bit的桶形移位器;一個17×17的乘法器連接一個40bit專用加法器,可用來進行非流水線式的單周期乘/累加(MAC)操作等。

    標簽: 5416 TMS 320 CPU

    上傳時間: 2013-12-28

    上傳用戶:lacsx

  • Turbo碼編碼器的兩個分量編碼器RSC

    Turbo碼編碼器的兩個分量編碼器RSC,主要由四個移位寄存器和兩個模2加法器組成

    標簽: Turbo RSC 編碼器

    上傳時間: 2014-01-21

    上傳用戶:qb1993225

  • MSP-TEST44X 學習板光盤資料及實驗說明 本學習板是按照教育大綱

    MSP-TEST44X 學習板光盤資料及實驗說明 本學習板是按照教育大綱,采納國內外許多單片機實驗儀的優點,保持了傳統機的實驗 項目,增加了以實用技術為主的許多實驗。實驗內容涉及到端口,時鐘,FLASH 讀寫,看 門狗,硬件乘法器,TIMER_A_操作,TIMER_A ,ADC&bt&lcd,通訊操作(232,485, SPI),鍵盤操作(獨立按鍵,行列按鍵),LED 顯示,LCD 點陣操作,擴展 DATA FLASH 操作, EEPROM 共 14 個例程,采用 C 和匯編兩種語言形式。學習版硬件平臺以 MSP430F449 為核 心,使用了 MSP430F449 內部的絕大多數資源,配合 FET 仿真調試&編程工具,可方便的 實現開發,在線調試與編程下載。為了便于大家查找學習板的資料及便捷的觀看實驗指導書, 特作此說明。

    標簽: MSP-TEST 44 光盤 實驗

    上傳時間: 2017-09-27

    上傳用戶:拔絲土豆

  • 西電SOC課程設計實驗報告

    采用VHDL硬件描述語言設計,包含加法器,乘法器等以及寄存器的詳細設計思路和設計源碼

    標簽: SOC課程設計

    上傳時間: 2015-04-16

    上傳用戶:kaixinyixiaxia

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