自己做的數字邏輯電路課程設計，課題：八位二進制并行加法器的實現，包含代碼和流程圖以及基本說明
標簽： 數字邏輯電路
上傳時間： 2013-12-18
上傳用戶：小儒尼尼奧
代碼分為兩部分：ff_const_mul.v和ff_mul.v，從而實現GF乘法器，VERILOG編寫
標簽： ff_const_mul ff_mul 分 代碼
上傳時間： 2016-11-13
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最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
標簽： vhdl
上傳時間： 2013-12-16
上傳用戶：zhenyushaw
本程序為加密芯片內部加密運算單元部分，包括32位減法器、移位寄存器、加/減法器、寄存器等，對密碼芯片運算部分設計具有一定指導意義
標簽： 程序 加密芯片 加密 分
上傳時間： 2014-11-03
上傳用戶：ynwbosss
Verilog作業 ：自己寫的源碼輸入，補碼輸出的，由狀態機控制的四位加法器，為保證時序，加法器模塊為超前近位加法器，包含測試臺，通過 Modelsim 、Synplify仿真。
標簽： Verilog 源碼 輸入
上傳時間： 2014-01-21
上傳用戶：zm7516678
地址譯碼，狀態機的編寫，三態輸出，布司乘法器
標簽： 地址 譯碼
上傳時間： 2014-07-31
上傳用戶：腳趾頭
Verilog的135個經典設計實例，直流電機控制，游戲機，三態總線，加法器，鎖存器等
標簽： Verilog 135 設計實例
上傳時間： 2013-12-09
上傳用戶：xuanchangri
用LSFR實現計數功能，可以減少對寄存器和少一個加法器，涉及verilog的人來說
標簽： LSFR
上傳時間： 2017-01-05
上傳用戶：baiom
絕對好東西，一個VHDL寫的任意寬度通用串行乘法器，以最少的資源實現乘法器功能。
標簽：
上傳時間： 2017-01-10
上傳用戶：lepoke
基4-FFT蝶形單元實現，按照FPGA內部的乘法器功能編寫的
標簽： FFT
上傳時間： 2014-01-05
上傳用戶：520
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