用FPGA實現(xiàn)三電平PWM發(fā)生器的完整資料
標簽： FPGA PWM 三電平 發(fā)生器
上傳時間： 2013-08-06
上傳用戶：DXM35
基于FPGA的樂曲發(fā)生器電路設計 附含源代碼（quartersii環(huán)境下運行）
標簽： quartersii FPGA 發(fā)生器 電路設計
上傳時間： 2013-08-07
上傳用戶：pwcsoft
基于FPGA和PLL的函數(shù)信號發(fā)生器時鐘部分的實現(xiàn)
標簽： FPGA PLL 函數(shù)信號發(fā)生器 時鐘
上傳時間： 2013-08-08
上傳用戶：xzt
采用vhdl語言實現(xiàn)正弦波形的生成。主要使用的dds技術。
標簽： vhdl dds 語言 正弦
上傳時間： 2013-08-09
上傳用戶：aeiouetla
基于FPGA的DDS信號發(fā)生器的簡單實現(xiàn)。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉換速度，非常適合快速跳頻通信的要求。 DDS（直接數(shù)字合成）是近年來迅速發(fā)展起來的一種新的頻率合成方法。
標簽： FPGA DDS 信號發(fā)生器
上傳時間： 2013-08-13
上傳用戶：zl5712176
摘 要：介紹了直接數(shù)字頻率合成 (DDS) 技術的基本原理，給出了基于Altera公司FPGA器件的一個三相正弦信號發(fā)生器的設計方案，同時給出了其軟件程序和仿真結果。仿真結果表明：該方法生成的三相正弦信號具有對稱性好、波形失真小、頻率精度高等優(yōu)點，且輸出頻率可調。\r\n關鍵詞：直接數(shù)字頻率合成；現(xiàn)場可編程門陣列；FPGA；三相正弦信號
標簽： DDS 數(shù)字頻率合成
上傳時間： 2013-08-14
上傳用戶：kernor
Verilog實現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： Verilog DDS 正弦信號發(fā)生器 模塊
上傳時間： 2013-08-28
上傳用戶：asdfasdfd
dds設計，花了一個星期做的,verilog寫的，可生成多種波形，頻率范圍可上M,性能不錯。
標簽： Verilog dds 波形 語言
上傳時間： 2013-08-30
上傳用戶：wentianyou
dds信號發(fā)生器程序設計，框圖，基于CPLD控制的DDS數(shù)字頻率合成器設計
標簽： dds 信號發(fā)生器 程序設計
上傳用戶：BIBI
基于CPLD的多功能信號發(fā)生器設計.PDF
標簽： CPLD 多功能 信號發(fā)生器
上傳時間： 2013-09-02
上傳用戶：lnnn30
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