子程序庫的使用方法如下：１．將子程序庫全部內(nèi)容鏈接在應(yīng)用程序之后，統(tǒng)一編譯即可。優(yōu)點是簡單方便，缺點是程序太長，大量無關(guān)子程序也包含在其中。 ２．僅將子程序庫中的有關(guān)部分內(nèi)容鏈接在應(yīng)用程序之后，統(tǒng)一編譯即可。有些子程序需要調(diào)用一些低級子程序，這些低級子程序也應(yīng)該包含在內(nèi)。優(yōu)點是程序緊湊，缺點是需要對子程序庫進行仔細刪節(jié)。ＭＣＳ－５１ 浮點運算子程序庫及其使用說明本浮點子程序庫有三個不同層次的版本，以便適應(yīng)不同的應(yīng)用場合： １．小型庫（FQ51A.ASM）：只包含浮點加、減、乘、除子程序。 ２．中型庫（FQ51B.ASM）：在小型庫的基礎(chǔ)上再增加絕對值、倒數(shù)、比較、平方、開平方、 數(shù)制轉(zhuǎn)換等子程序。 ３．大型庫（FQ51.ASM）：包含本說明書中的全部子程序。 為便于讀者使用本程序庫，先將有關(guān)約定說明如下： １．雙字節(jié)定點操作數(shù)：用[R0]或[R1]來表示存放在由R0或R1指示的連續(xù)單元中的數(shù) 據(jù)，地址小的單元存放高字節(jié)。如果[R0]=1234H，若(R0)=30H，則(30H)=12H，(31H)=34H。 ２．二進制浮點操作數(shù)：用三個字節(jié)表示，第一個字節(jié)的最高位為數(shù)符，其余七位為 階碼（補碼形式），第二字節(jié)為尾數(shù)的高字節(jié)，第三字節(jié)為尾數(shù)的低字節(jié)，尾數(shù)用雙字節(jié) 純小數(shù)（原碼）來表示。
上傳時間： 2013-10-15
上傳用戶：wmwai1314
定點運算DSP在應(yīng)用中已取得了極大的成功，而且仍然是DSP應(yīng)用的主體。然而，隨著對DSP處理速度與精度、存儲器容量、編程的靈活性和方便性要求的不斷提高、自80年代中后期以來，各DSP生產(chǎn)廠家陸續(xù)推出了各自的32bit浮點運算DSP。
上傳時間： 2013-10-10
上傳用戶：jiiszha
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
上傳時間： 2014-12-28
上傳用戶：18888888888
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時間： 2013-11-07
上傳用戶：defghi010
設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進行了驗證.
標(biāo)簽： FPGA 精度 浮點數(shù) 乘法器設(shè)計
上傳時間： 2013-10-09
上傳用戶：xjy441694216
十六進制單精度浮點數(shù)轉(zhuǎn)十進制數(shù)的小工具
標(biāo)簽： HexSingleToDecimal 十六進制 精度 浮點數(shù)
上傳時間： 2013-11-15
上傳用戶：bpgfl
十六進制單精度浮點數(shù)轉(zhuǎn)十進制數(shù)的小工具
標(biāo)簽： HexSingleToDecimal 十六進制 精度 浮點數(shù)
上傳時間： 2013-11-15
上傳用戶：yupw24
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理（DSP）設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計人員比傳統(tǒng)HDL設(shè)計更迅速的實現(xiàn)并驗證復(fù)數(shù)浮點算法。這一設(shè)計流程非常適合設(shè)計人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
上傳時間： 2015-01-01
上傳用戶：sunshie
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時間： 2013-10-21
上傳用戶：huql11633
設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進行了驗證.
標(biāo)簽： FPGA 精度 浮點數(shù) 乘法器設(shè)計
上傳時間： 2013-10-13
上傳用戶：yl1140vista
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
