電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2014-12-28
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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時間： 2013-11-07
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設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.
上傳時間： 2013-10-09
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十六進制單精度浮點數轉十進制數的小工具
標簽： HexSingleToDecimal 十六進制 精度 浮點數
上傳時間： 2013-11-15
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資料介紹說明 PCB開料軟件，可算出板料利用率與做成品個算，有破解文件，可長期使用 詳細看下圖：
上傳時間： 2013-11-04
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十六進制單精度浮點數轉十進制數的小工具
標簽： HexSingleToDecimal 十六進制 精度 浮點數
上傳時間： 2013-11-15
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電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2015-01-01
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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時間： 2013-10-21
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genesis9.0算號器提供genesis算號器使用視頻。安裝文件一定要放在小寫英文路徑下，中文不行，有大寫字母的英文也不行。1.算號器的只是算gnd的號，要算get的號，需要參考算號器的步驟。注意選擇破解有效時間。2.7天過期，30天過期，永不過期等。注意要用自己機器識別號去算，在get運行彈出來的序號對話框里，有機器識別號。3.安裝完成，啟動時，填寫進入用戶名和密碼時，一定不能用鼠標。直接用回車鍵，否則失效。密碼框內的密碼不可見，輸完直接回車，即可進入genesis界面。
上傳時間： 2015-01-02
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15.2 已經加入了有關貫孔及銲點的Z軸延遲計算功能. 先開啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項. 點選 Electrical Constraints dialog box 下 Options 頁面 勾選 Z-Axis delay欄.
上傳時間： 2013-11-12
上傳用戶：Late_Li
