用VHDL語言在CPLD/FPGA上實現浮點運算的方法
標簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
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浮點除法運算及其在單片機上的實現
標簽： 浮點除法運算 單片機
上傳時間： 2013-11-01
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子程序庫的使用方法如下：１．將子程序庫全部內容鏈接在應用程序之后，統一編譯即可。優點是簡單方便，缺點是程序太長，大量無關子程序也包含在其中。 ２．僅將子程序庫中的有關部分內容鏈接在應用程序之后，統一編譯即可。有些子程序需要調用一些低級子程序，這些低級子程序也應該包含在內。優點是程序緊湊，缺點是需要對子程序庫進行仔細刪節。ＭＣＳ－５１ 浮點運算子程序庫及其使用說明本浮點子程序庫有三個不同層次的版本，以便適應不同的應用場合： １．小型庫（FQ51A.ASM）：只包含浮點加、減、乘、除子程序。 ２．中型庫（FQ51B.ASM）：在小型庫的基礎上再增加絕對值、倒數、比較、平方、開平方、 數制轉換等子程序。 ３．大型庫（FQ51.ASM）：包含本說明書中的全部子程序。 為便于讀者使用本程序庫，先將有關約定說明如下： １．雙字節定點操作數：用[R0]或[R1]來表示存放在由R0或R1指示的連續單元中的數 據，地址小的單元存放高字節。如果[R0]=1234H，若(R0)=30H，則(30H)=12H，(31H)=34H。 ２．二進制浮點操作數：用三個字節表示，第一個字節的最高位為數符，其余七位為 階碼（補碼形式），第二字節為尾數的高字節，第三字節為尾數的低字節，尾數用雙字節 純小數（原碼）來表示。
標簽： 51單片機 浮點 程序庫
上傳時間： 2013-10-15
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定點運算DSP在應用中已取得了極大的成功，而且仍然是DSP應用的主體。然而，隨著對DSP處理速度與精度、存儲器容量、編程的靈活性和方便性要求的不斷提高、自80年代中后期以來，各DSP生產廠家陸續推出了各自的32bit浮點運算DSP。
標簽： DSP 定點 浮點運算 比較
上傳時間： 2013-10-10
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電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
標簽： Altera FPGA DSP 28
上傳時間： 2014-12-28
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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
標簽： Xilinx FPGA 409 DSP
上傳時間： 2013-11-07
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設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.
標簽： FPGA 精度 浮點數 乘法器設計
上傳時間： 2013-10-09
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十六進制單精度浮點數轉十進制數的小工具
標簽： HexSingleToDecimal 十六進制 精度 浮點數
上傳時間： 2013-11-15
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上傳時間： 2015-01-01
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