<tfoot id="nlecr"><legend id="nlecr"></legend></tfoot>
用VHDL語言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
上傳時(shí)間： 2013-09-05
上傳用戶：life840315
浮點(diǎn)除法運(yùn)算及其在單片機(jī)上的實(shí)現(xiàn)
標(biāo)簽： 浮點(diǎn)除法運(yùn)算 單片機(jī)
上傳時(shí)間： 2013-11-01
上傳用戶：ssj927211
子程序庫的使用方法如下：１．將子程序庫全部內(nèi)容鏈接在應(yīng)用程序之后，統(tǒng)一編譯即可。優(yōu)點(diǎn)是簡單方便，缺點(diǎn)是程序太長，大量無關(guān)子程序也包含在其中。 ２．僅將子程序庫中的有關(guān)部分內(nèi)容鏈接在應(yīng)用程序之后，統(tǒng)一編譯即可。有些子程序需要調(diào)用一些低級(jí)子程序，這些低級(jí)子程序也應(yīng)該包含在內(nèi)。優(yōu)點(diǎn)是程序緊湊，缺點(diǎn)是需要對(duì)子程序庫進(jìn)行仔細(xì)刪節(jié)。ＭＣＳ－５１ 浮點(diǎn)運(yùn)算子程序庫及其使用說明本浮點(diǎn)子程序庫有三個(gè)不同層次的版本，以便適應(yīng)不同的應(yīng)用場(chǎng)合： １．小型庫（FQ51A.ASM）：只包含浮點(diǎn)加、減、乘、除子程序。 ２．中型庫（FQ51B.ASM）：在小型庫的基礎(chǔ)上再增加絕對(duì)值、倒數(shù)、比較、平方、開平方、 數(shù)制轉(zhuǎn)換等子程序。 ３．大型庫（FQ51.ASM）：包含本說明書中的全部子程序。 為便于讀者使用本程序庫，先將有關(guān)約定說明如下： １．雙字節(jié)定點(diǎn)操作數(shù)：用[R0]或[R1]來表示存放在由R0或R1指示的連續(xù)單元中的數(shù) 據(jù)，地址小的單元存放高字節(jié)。如果[R0]=1234H，若(R0)=30H，則(30H)=12H，(31H)=34H。 ２．二進(jìn)制浮點(diǎn)操作數(shù)：用三個(gè)字節(jié)表示，第一個(gè)字節(jié)的最高位為數(shù)符，其余七位為 階碼（補(bǔ)碼形式），第二字節(jié)為尾數(shù)的高字節(jié)，第三字節(jié)為尾數(shù)的低字節(jié)，尾數(shù)用雙字節(jié) 純小數(shù)（原碼）來表示。
標(biāo)簽： 51單片機(jī) 浮點(diǎn) 程序庫
上傳時(shí)間： 2013-10-15
上傳用戶：wmwai1314
定點(diǎn)運(yùn)算DSP在應(yīng)用中已取得了極大的成功，而且仍然是DSP應(yīng)用的主體。然而，隨著對(duì)DSP處理速度與精度、存儲(chǔ)器容量、編程的靈活性和方便性要求的不斷提高、自80年代中后期以來，各DSP生產(chǎn)廠家陸續(xù)推出了各自的32bit浮點(diǎn)運(yùn)算DSP。
標(biāo)簽： DSP 定點(diǎn) 浮點(diǎn)運(yùn)算 比較
上傳時(shí)間： 2013-10-10
上傳用戶：jiiszha
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2014-12-28
上傳用戶：18888888888
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時(shí)間： 2013-11-07
上傳用戶：defghi010
設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.
標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-10-09
上傳用戶：xjy441694216
十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具
標(biāo)簽： HexSingleToDecimal 十六進(jìn)制 精度 浮點(diǎn)數(shù)
上傳時(shí)間： 2013-11-15
上傳用戶：bpgfl
十六進(jìn)制單精度浮點(diǎn)數(shù)轉(zhuǎn)十進(jìn)制數(shù)的小工具
標(biāo)簽： HexSingleToDecimal 十六進(jìn)制 精度 浮點(diǎn)數(shù)
上傳時(shí)間： 2013-11-15
上傳用戶：yupw24
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2015-01-01
上傳用戶：sunshie
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
