一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼
標簽： VerilogHDL booth 語言 算法
上傳時間： 2014-01-18
上傳用戶：從此走出陰霾
實現了三種乘法器，可以進行性能比較，比較有較之
標簽： 乘法器
上傳時間： 2017-06-25
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Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計算機代數及橢圓曲線加密等
標簽： Verilog Galois 乘法器 源碼
上傳時間： 2017-06-28
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Verilog寫的 8 位超前進位加法器
標簽： Verilog 進位 加法器
上傳時間： 2017-07-01
上傳用戶：hustfanenze
4位二進制加法器，vhdl實現,外帶譯碼器部分，清晰簡潔，可讀性好
標簽： 二進制 加法器
上傳時間： 2017-07-03
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VHDL 乘法器 源代碼，很好的VHDL 入門學習例程序
標簽： VHDL 乘法器 源代碼
上傳時間： 2017-07-04
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介紹關于FPGA的浮點加法器運算單元設計
標簽： FPGA 浮點 加法器 單元設計
上傳時間： 2014-01-24
上傳用戶：kbnswdifs
2位并行加法器初學者必看初步了解FPGA
標簽： FPGA 并行 加法器 初學者
上傳時間： 2013-11-25
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加法器 可做4BIT的運算 用直接語言撰寫
標簽： 4BIT 加法器
上傳時間： 2014-01-22
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用vhdl語言實現4位乘法器，已被測試過，可參考使用
標簽： vhdl 語言 乘法器
上傳時間： 2017-07-09
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