此程式為使用背景影像相減法在MATLAB軟體環下的實作程式,此程式運行需要一個解析度為320*240的.AVI格式的影片檔,並且須修改程式碼中影片放置的指定資料夾路徑。
標簽： MATLAB 程式 320 240
上傳時間： 2017-07-11
上傳用戶：hzy5825468
基于verilog的booth算法的乘法器
標簽： verilog booth 算法 乘法器
上傳時間： 2017-07-15
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采用加法樹流水線乘法構造八位乘法器，并分析設計的性能和結果在時鐘節拍上落后的影響因素。
標簽： 加法 乘法 乘法器 樹
上傳用戶：jennyzai
用VHDL語言仿真乘法器設計。能夠實現一般乘法運算。
標簽： VHDL 語言 仿真 乘法器設計
上傳時間： 2017-07-18
上傳用戶：xuanchangri
運用VHDL語言實現四位超前進位加法器。
標簽： VHDL 語言 加法器 進位
上傳用戶：66666
除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則，繼續移位操作。經過八個周期后，所得到的C的高八位為余數，第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。
標簽： 除法器 除法 符號
上傳時間： 2017-07-20
上傳用戶：redmoons
用VHDL語言描述的幾個乘法器實例，如串行陣列乘法器等
標簽： VHDL 語言 乘法器
上傳時間： 2017-07-21
上傳用戶：kiklkook
VHDL語言編寫8位乘法器非常實用語言絕對正確經過仿真的
標簽： VHDL 語言 8位 編寫
上傳用戶：天涯
8位加法器設計是經過我認真仿真與設計出來的 希望對有需要的人有幫助
標簽： 8位 加法器 仿真
上傳時間： 2017-07-22
上傳用戶：xg262122
用ASM原理做二進位3-BIT乘法的乘法器，內附範例的輸入檔。
標簽： ASM BIT 乘法 乘法器
上傳時間： 2014-12-07
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