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測試套件

430F22X4的開發板資料

·詳細說明：430F22X4的開發板資料，包括實驗板的PCB版和相關的C和匯編程序文件列表: LSD-TEST430F22X4 ................\Doc ................\...\430F22X學習套件實驗指導書.pdf ................\...\LSD-TEST430F22X4 introducin

標簽： 430F22X4 開發板

上傳時間： 2013-04-24

上傳用戶：aysyzxzm
SmartARM2400系列開發板全套資料

· SmartARM2400是廣州致遠電子有限公司精心設計的一款集教學、競賽、工控開發于一身的開發套件，套件以NXP公司的LPC2478為核心，該芯片具有EMC（外部總線接口），可支持核心板上集成的32M SDRAM和2MB NOR Flash，并提供4路串口、1路IrDA接口、1路10/100M以太網接口、2個CAN-bus接口、1路I2S接口、1路USB OTG接口、1路USB Hos

標簽： SmartARM 2400 開發板

上傳時間： 2013-07-27

上傳用戶：evil
VivadoIP集成器.doc

大家好，歡迎Vivado的一個快速演示，它是xilinx新的設計套件，應用到7系列和以上的系列器件。

標簽： VivadoIP 集成

上傳時間： 2013-08-03

上傳用戶：xiaoxiang
BLE STACK

德州儀器 (TI) Bluetooth? 低耗能 (BLE) 軟件開發套件包括使用 CC2540 片上系統開發單模 BLE 應用所需的所有軟件。它包括帶最新 BLE 協議堆棧（支持多個連接）的對象代碼、涵蓋多種含源代碼配置文件的樣本項目和應用程序、BTool 以及一個用于測試 BLE 應用的 Windows PC 應用程序。除了軟件外，該套件還包含文檔，其中包括開發人員指南和 BLE API 指南。

標簽： STACK BLE

上傳時間： 2013-06-08

上傳用戶：shuiyuehen1987
DevKit8600評估套件

基于ARM Cortex-A8 的TI AM3359處理器，主頻720MHz，需要的可以下載看看。免積分下載啦

標簽： DevKit 8600 評估套件

上傳時間： 2013-04-24

上傳用戶：葉山豪
Allegro印制電路板設計610

Cadence Allegro印制電路板設計610，作為Allegro系統互連設計平臺的一個600系列產品，是一個完整的、高性能印制電路板設計套件。通過頂尖的技術，它為創建和編輯復雜、多層、高速、高密度的印制電路板設計提供了一個交互式、約束驅動的設計環境。它允許用戶在設計過程的任意階段定義、管理和驗證關鍵的高速信號，并能抓住今天最具挑戰性的設計問題。Allegro印制電路板設計610提高了設計效率和縮短設計周期,讓你的產品盡快進入量產。

標簽： Allegro 610 印制電路板設計

上傳時間： 2013-10-31

上傳用戶：牧羊人8920
用于高性能顯示接口評估板的10位接口電路板

10位顯示接口板(DIB)的作用是協助評估AD9981或AD9980。它與評估板一起用來評估這些器件，屬于評估板套件的一部分。它是一種導管，可在任何平板顯示器、CRT、LCD(或DLP)投影儀或TFT平板(帶LVDS接口)上顯示

標簽： 性能顯示接口接口電路板評估板

上傳時間： 2013-11-11

上傳用戶：
pcb layout design(臺灣硬件工程師15年經驗

PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

標簽： layout design pcb 硬件工程師

上傳時間： 2013-10-22

上傳用戶：pei5
pcb layout規則

LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準點 (光學點) -for SMD:........... 4 4. 標記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU

標簽： layout pcb

上傳時間： 2013-12-20

上傳用戶：康郎
透過MOSFET電壓電流最佳化控制傳導性及輻射性EMI

經由改變外部閘極電阻(gate resistors)或增加一個跨在汲極(drain)和源極(source)的小電容來調整MOSFET的di/dt和dv/dt，去觀察它們如何對EMI產生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個有著單組輸出+12V/4.1A及初級側MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉接器(adapter)來做傳導性及輻射性EMI測試。

標簽： MOSFET EMI 電壓電流控制

上傳時間： 2014-09-08

上傳用戶：swing