實(shí)現(xiàn)多個(gè)16*16LED屏的多個(gè)字符顯示,顯示方式有整行上移、簾入簾出、左移、右移
標(biāo)簽： 16 LED 字符顯示 方式
上傳時(shí)間： 2014-09-05
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單一燈的左移右移分別接在單片機(jī)的P1.0－P1.7接口上，輸出“0”時(shí)，發(fā)光二極管亮，開始時(shí)P1.0→P1.1→P1.2→P1.3→┅→P1.7→P1.6→┅→P1.0亮，重復(fù)循環(huán)
標(biāo)簽： 1.0 1.7 分 單片機(jī)
上傳時(shí)間： 2017-06-07
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多個(gè)16*16LED顯示演示程序,以下程序能實(shí)現(xiàn)多個(gè)16*16LED屏的多個(gè)字符顯示,顯示方式有整行上移、簾入簾出、左移、右移
標(biāo)簽： 16 LED 程序 字符顯示
上傳時(shí)間： 2014-01-03
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做單一燈的左移右移，硬件電路如圖4.4.1所示，八個(gè)發(fā)光二極管L1－L8分別接在單片機(jī)的P1.0－P1.7接口上，輸出“0”時(shí)，發(fā)光二極管亮，開始時(shí)P1.0→P1.1→P1.2→P1.3→┅→P1.7→P1.6→┅→P1.0亮，重復(fù)循環(huán)。
標(biāo)簽：
上傳時(shí)間： 2017-07-22
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LED顯示屏右移顯示程序。已通過本公司測試通過，應(yīng)用到顯示屏控制卡中
標(biāo)簽： LED 顯示屏 顯示程序 測試
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使用的是金沙灘公公司的STC89C52單片機(jī)，可以實(shí)現(xiàn)：逐次右移的流水燈效果
標(biāo)簽： 逐次右移的流水燈效果
上傳時(shí)間： 2017-04-20
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WS2812控制程序—單點(diǎn)右移追逐,WS2812控制程序—單點(diǎn)右移追逐,WS2812控制程序—單點(diǎn)右移追逐,WS2812控制程序—單點(diǎn)右移追逐
標(biāo)簽： 2812 WS 控制 程序
上傳時(shí)間： 2019-04-11
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WS2812控制程序—流星右移，WS2812控制程序—流星右移，WS2812控制程序—流星右移，WS2812控制程序—流星右移
流水燈 1.P1口所有LED間隔1000ms閃爍 2.P1口所有LED呈交替流水狀 3.P1口流水燈-左移，循環(huán)3次 4.P1口流水燈-右移，循環(huán)3次 5.P1口由兩邊向中間流水，循環(huán)3次 6.P1口由中間向兩邊流水，循環(huán)3次
標(biāo)簽： LED 1000 流水燈 ms
上傳時(shí)間： 2013-12-20
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隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開發(fā)設(shè)計(jì)開始受到了人們的重視。基于FPGA的RISC軟核處理器在各個(gè)行業(yè)開始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來越廣泛的應(yīng)用前景。 該論文在研究了大量國內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上，總結(jié)了RISC處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了RISC處理器的基本結(jié)構(gòu)，包括總線結(jié)構(gòu)，流水線處理的原理，以及流水線數(shù)據(jù)通路和流水線控制的原理；并詳細(xì)分析了該設(shè)計(jì)采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計(jì)出了一個(gè)32位RISC軟核處理器，這個(gè)軟核處理器采用五級流水線結(jié)構(gòu)，能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發(fā)板上進(jìn)行驗(yàn)證，證明了所設(shè)計(jì)的32位RISC處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集，運(yùn)行速度能達(dá)到30MHz，功能良好。 通過對所設(shè)計(jì)對象特點(diǎn)及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設(shè)計(jì)與仿真驗(yàn)證的環(huán)境。在設(shè)計(jì)方法上，該課題采用了自頂向下的設(shè)計(jì)方法。在設(shè)計(jì)過程中采用了邊設(shè)計(jì)邊驗(yàn)證這種設(shè)計(jì)與驗(yàn)證相結(jié)合的設(shè)計(jì)流程，大大提高了設(shè)計(jì)的可靠性。該課題在設(shè)計(jì)過程中還提出了兩個(gè)有效的設(shè)計(jì)思路：第一是在32位寄存器的設(shè)計(jì)中利用FPGA的內(nèi)部RAM資源來設(shè)計(jì)，減少了傳輸延時(shí)，提高了運(yùn)行速度，并大大減少了對FPGA內(nèi)部資源的占用；第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計(jì)方法，使得設(shè)計(jì)可以根據(jù)實(shí)際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件，以達(dá)到需求與性能的統(tǒng)一。這兩個(gè)方法都有效地解決了設(shè)計(jì)中出現(xiàn)的問題，提高了處理器的性能。
標(biāo)簽： FPGA RISC 處理器
上傳時(shí)間： 2013-07-21
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