隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。快速傅立葉變換(FFT)使離散傅立葉變換的運(yùn)算時間縮短了幾個數(shù)量級，在數(shù)字信號處理領(lǐng)域被廣泛應(yīng)用。FFT已經(jīng)成為現(xiàn)代信號處理的重要手段之一。 現(xiàn)場可編程門陣列(FPGA)是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計(jì)的規(guī)模和集成度不斷提高。同時基于FPGA實(shí)現(xiàn)FFT的設(shè)計(jì)方法和思想被提出。本次設(shè)計(jì)的目的是快速傅立葉變換(FFT)的FPGA實(shí)現(xiàn)。 此文在分析了快速傅立葉算法的基礎(chǔ)上，提出了一種頻率抽取基4 FFT的FPGA設(shè)計(jì)方案，針對現(xiàn)有FFT的FPGA實(shí)現(xiàn)過程中蝶形運(yùn)算需要頻繁乘以多個旋轉(zhuǎn)因子提出了改進(jìn)方法，減少了旋轉(zhuǎn)因子的乘法次數(shù)和存儲空間，加快了蝶形運(yùn)算的速度，設(shè)計(jì)的地址映射方法，無需運(yùn)算即可得到所需數(shù)據(jù)的存放地址，并結(jié)合采用乒乓結(jié)構(gòu)和流水線方式，來提高快速傅立葉變換(FFT)FPGA實(shí)現(xiàn)的速度。描述了一片F(xiàn)PGA芯片內(nèi)完成了整個FFT處理器的電路設(shè)計(jì)，經(jīng)過模塊時序仿真和數(shù)據(jù)的驗(yàn)證及測試，達(dá)到工作在50MHz時鐘頻率的設(shè)計(jì)要求。最后對后續(xù)設(shè)計(jì)做了描述，并對用FPGA實(shí)現(xiàn)FFT做了展望。
上傳時間： 2013-04-24
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H.264/AVC是由國際電信聯(lián)合會的視頻專家組和國際標(biāo)準(zhǔn)化組織的運(yùn)動圖像專家組組成的聯(lián)合視頻小組制定的下一代視頻壓縮標(biāo)準(zhǔn)。新標(biāo)準(zhǔn)采用了一些先進(jìn)算法，因此具有優(yōu)異的壓縮性能和極好的網(wǎng)絡(luò)親和性，滿足低碼率情況下的高質(zhì)量視頻的傳輸。 H.264/AVC采用的先進(jìn)算法包括多模式幀間預(yù)測、1/4像素精度預(yù)測、整數(shù)變換量化、去方塊濾波和熵編碼。本論文著重對整數(shù)變換與量化、去方塊濾波做了研究。整數(shù)變換是一種只有加法和移位的運(yùn)算，量化可以通過查表和乘法操作就可以完成，避免了反變換的時候失配問題，沒有精度損失；去方塊濾波是一種用來去除低碼率情況下的每個宏塊的塊效應(yīng)，提高了解碼圖像的外觀。 本文主要從算法研究和硬件實(shí)現(xiàn)兩方面著手，在算法研究方面設(shè)計(jì)了一個可視化測試軟件，在硬件實(shí)現(xiàn)方面主要對整數(shù)變換、量化和去方塊濾波做了研究和實(shí)現(xiàn)。視頻壓縮技術(shù)的關(guān)鍵在于視頻壓縮算法及其芯片的實(shí)現(xiàn)，F(xiàn)PGA可重復(fù)使用，設(shè)計(jì)修改靈活，片內(nèi)資源豐富，具備DSP模塊等優(yōu)勢。在本論文的目標(biāo)實(shí)現(xiàn)部分模塊FPGA的硬件設(shè)計(jì)，用Verilog完成了關(guān)鍵部分的設(shè)計(jì)。首先簡要介紹了視頻壓縮基本原理，常用視頻壓縮標(biāo)準(zhǔn)及其特性以及國內(nèi)外的研究動態(tài)，并對H.264標(biāo)準(zhǔn)基本檔次所涉及的核心技術(shù)進(jìn)行了詳細(xì)介紹，兩種分層結(jié)構(gòu)分別討論。其次在掌握了H.264.算法及編解碼流程的基礎(chǔ)上，設(shè)計(jì)了基于H.264編解碼的可視化軟件平臺。然后詳細(xì)介紹了整數(shù)變換、量化、反變換和反量化核心模塊的設(shè)計(jì)和實(shí)現(xiàn)，并在Altera的軟件和開發(fā)板上進(jìn)行了仿真驗(yàn)證；對去方塊濾波算法做了軟件研究測試，并給出了一種改進(jìn)的硬件整體結(jié)構(gòu)設(shè)計(jì)。最后，對全文工作進(jìn)行了總結(jié)和對未來研究工作做了展望。我在課題中所做的主要工作有： 1.查閱相關(guān)文獻(xiàn)，熟悉H.264.標(biāo)準(zhǔn)及整數(shù)變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺設(shè)計(jì)。 3.用Verilog完成了整數(shù)變換量化、反變換反量化模塊FPGA設(shè)計(jì)與驗(yàn)證。 4.去方塊濾波器的算法研究、仿真和硬件整體結(jié)構(gòu)設(shè)計(jì)。
上傳時間： 2013-04-24
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數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計(jì)SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì)，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時序數(shù)字邏輯設(shè)計(jì)上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計(jì)數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進(jìn)行修正。 在存儲器設(shè)計(jì)上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù)
上傳時間： 2013-07-09
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H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測時，為了得到一個宏塊的預(yù)測模式，需要進(jìn)行592次率失真代價計(jì)算。因此為了降低幀內(nèi)預(yù)測模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時間平均節(jié)約60﹪以上，對編碼的實(shí)時性有較大幫助。 為了實(shí)現(xiàn)實(shí)時編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進(jìn)行了綜合和時序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測試，驗(yàn)證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實(shí)時壓縮編碼的功能。 本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡單，對軟件編碼的實(shí)時性有很大幫助。本文對在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測
上傳時間： 2013-06-13
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隨著移動終端、多媒體、通信、圖像掃描技術(shù)的發(fā)展，圖像應(yīng)用日益廣泛，壓縮編碼技術(shù)對圖像處理中大量數(shù)據(jù)的存儲和傳輸至關(guān)重要。同時， FPGA單片規(guī)模的不斷擴(kuò)大，在FPGA芯片內(nèi)實(shí)現(xiàn)復(fù)雜的數(shù)字信號處理系統(tǒng)也成為現(xiàn)實(shí)，因此采用FPGA實(shí)現(xiàn)圖像壓縮已成為一種必然趨勢。JPEG靜態(tài)圖像壓縮標(biāo)準(zhǔn)應(yīng)用非常廣泛，是圖像壓縮中主要的標(biāo)準(zhǔn)之一。研究JPEG圖像壓縮在FPGA上的實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。 論文從實(shí)際工程應(yīng)用出發(fā)，通過設(shè)計(jì)圖像壓縮的IP核，完成JPEG壓縮算法在FPGA上的實(shí)現(xiàn)。首先闡述JPEG基本模式的壓縮編碼的標(biāo)準(zhǔn)，然后在設(shè)計(jì)規(guī)劃過程中，采用SOC的設(shè)計(jì)思想，給出整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、層次劃分，對各個模塊的HDL實(shí)現(xiàn)進(jìn)行詳細(xì)的描述，最后完成整體驗(yàn)證。方案采用了IP核復(fù)用的設(shè)計(jì)技術(shù)，基于Xilinx公司本身的IP核，進(jìn)行了再次開發(fā)。在研究JPEG標(biāo)準(zhǔn)的核心算法DCT的基礎(chǔ)上，加以改進(jìn)，設(shè)計(jì)了適合器件結(jié)構(gòu)的基于DA算法的DCT變換的IP核。通過結(jié)構(gòu)和算法的優(yōu)化，提高了速度，減少占用過多的片內(nèi)資源。 設(shè)計(jì)基于Xilinx的Virtex- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合，最后通過Modelsim仿真驗(yàn)證。分辨率為352×288大小的源圖像，在不同的壓縮等級設(shè)置下，均測試通過。仿真驗(yàn)證的結(jié)果表明：基于FPGA的JPEG壓縮編碼占用較少的硬件資源，可在較高的工作頻率下運(yùn)行，設(shè)計(jì)在速度和資源利用率方面達(dá)到了較優(yōu)的狀態(tài)，能夠滿足一般圖像壓縮的要求。 整個設(shè)計(jì)可以作為單獨(dú)的JPEG編碼芯片也可以作為IP核添加到其他系統(tǒng)中去，具有一定的使用價值。
上傳時間： 2013-04-24
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0 引言 開關(guān)電源具有效率高、重量輕、體積小，穩(wěn)壓范圍寬等突出優(yōu)點(diǎn)，從20世紀(jì)中期問世以來，發(fā)展極其迅猛，在計(jì)算機(jī)、通信、航天、辦公和家用電器等方面得到了廣泛的應(yīng)用，大有取代線性穩(wěn)壓電源之勢。提高電路的集成化是開關(guān)電源的追求之一，對中小功率開關(guān)電源來說是實(shí)現(xiàn)單片集成化。開關(guān)集成穩(wěn)壓器是指將控制電路、功率開關(guān)管和保護(hù)電路等集成在一個芯片內(nèi)，而由開關(guān)集成穩(wěn)壓器構(gòu)成的開關(guān)電源就稱之為單片開關(guān)電源。
標(biāo)簽： 大功率 單片開關(guān) 電源設(shè)計(jì)
上傳時間： 2013-04-24
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本書對常用電子電路的設(shè)計(jì)和調(diào)試方法進(jìn)行了介紹。其中包括分立元件放大電路，集成運(yùn)放應(yīng)用電路，波形產(chǎn)生、轉(zhuǎn)換電路，功放電路，常用光電子器件應(yīng)用電路，電源電路，數(shù)字電路和單片機(jī)應(yīng)用電路的設(shè)計(jì)與調(diào)試等。對各種電路的構(gòu)成、各元器件功用作簡要介紹，對每一元器件選擇給出估算公式或經(jīng)驗(yàn)數(shù)據(jù)，使之選擇有依據(jù)。把重點(diǎn)放在集成電路包括單片集成測量放大器、集成光電隔離放大器、集成有源濾波器等集成電路的應(yīng)用設(shè)計(jì)上。由簡到繁、由易到難列舉了大量的實(shí)用電路設(shè)計(jì)和綜合應(yīng)用設(shè)計(jì)示例。 本書通俗易懂。讀者通過本書的學(xué)習(xí)，對電子電路設(shè)計(jì)與調(diào)試有一清晰的思路，培養(yǎng)電子電路設(shè)計(jì)能力和調(diào)試能力。本書對大、中專電類專業(yè)高年級學(xué)生和工程技術(shù)人員是有實(shí)用價值的參考書，也可作為高校相關(guān)專業(yè)的教材和課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)參考書。
標(biāo)簽： zip 實(shí)用電子電路 調(diào)試
上傳時間： 2013-04-24
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對由單片機(jī)構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進(jìn)行控制的遠(yuǎn)程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進(jìn)行現(xiàn)場數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機(jī)，在通信過程中完全遵守RS-232協(xié)議，具有較強(qiáng)的通用性和推廣價值。然后本文重點(diǎn)介紹了該采集系統(tǒng)的硬件設(shè)計(jì)原理和軟件設(shè)計(jì)框架，實(shí)現(xiàn)實(shí)時嵌入式微機(jī)數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計(jì)方法，將部分軟件的功能改由硬件實(shí)現(xiàn)，從邏輯上大大簡化了嵌入式軟件的設(shè)計(jì)。
標(biāo)簽： FPGA WEB 遠(yuǎn)程 多路數(shù)據(jù)采集
上傳時間： 2013-04-24
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對由單片機(jī)構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對三片A/D芯片進(jìn)行控制的遠(yuǎn)程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進(jìn)行現(xiàn)場數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機(jī)，在通信過程中完全遵守RS-232協(xié)議，具有較強(qiáng)的通用性和推廣價值。然后本文重點(diǎn)介紹了該采集系統(tǒng)的硬件設(shè)計(jì)原理和軟件設(shè)計(jì)框架，實(shí)現(xiàn)實(shí)時嵌入式微機(jī)數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計(jì)方法，將部分軟件的功能改由硬件實(shí)現(xiàn)，從邏輯上大大簡化了嵌入式軟件的設(shè)計(jì)。
標(biāo)簽： FPGA WEB 遠(yuǎn)程 多路數(shù)據(jù)采集
上傳時間： 2013-05-30
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頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器，它廣泛應(yīng)用于無線電、電視、雷達(dá)及通信等領(lǐng)域，為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個模塊構(gòu)成，電路復(fù)雜，體積龐大，而且在高頻測量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設(shè)計(jì)的方法，針對可編程邏輯器件的特點(diǎn)，對硬件實(shí)現(xiàn)方法進(jìn)行了探索。 本文對三大關(guān)鍵技術(shù)進(jìn)行了深入研究： 第一，由掃頻信號發(fā)生器的設(shè)計(jì)出發(fā)，對直接數(shù)字頻率合成技術(shù)(DDS)進(jìn)行了系統(tǒng)的理論研究，并改進(jìn)了ROM壓縮方法，在提高壓縮比的同時，改進(jìn)了DDS系統(tǒng)的雜散度，并且利用該方法實(shí)現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號發(fā)生器。 第二，為了提高系統(tǒng)時鐘的工作頻率，對流水線算法進(jìn)行了深入的研究，并針對累加器的特點(diǎn)，進(jìn)行了一系列的改進(jìn)，使系統(tǒng)能在100MHz的頻率下正常工作。 第三，從系統(tǒng)頻率特性測試的理論出發(fā)，研究如何在FPGA中提高多位數(shù)學(xué)運(yùn)算的速度，從而提出了一種實(shí)現(xiàn)多位BCD碼除法運(yùn)算的方法—高速串行BCD碼除法；隨后，又將流水線技術(shù)應(yīng)用于該算法，對該方法進(jìn)行改進(jìn)，完成了基于流水線技術(shù)的BCD碼除法運(yùn)算的設(shè)計(jì)，并用此方法實(shí)現(xiàn)了頻率特性的測試。 在研究以上理論方法的基礎(chǔ)上，以大規(guī)模可編程邏輯器件EP1K100QC208和微處理器89C52為實(shí)現(xiàn)載體，提出了基于單片機(jī)和FPGA體系結(jié)構(gòu)的集成化設(shè)計(jì)方案；以VerilogHDL為設(shè)計(jì)語言，實(shí)現(xiàn)了頻率特性測試儀主要部分的設(shè)計(jì)。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務(wù)，而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現(xiàn)了可編程邏輯器件的優(yōu)勢。 本文首先對相關(guān)的概念理論進(jìn)行了介紹，包括DDS原理、流水線技術(shù)等，進(jìn)而提出了系統(tǒng)的總體設(shè)計(jì)方案，包括設(shè)計(jì)工具、語言和實(shí)現(xiàn)載體的選擇，而后，簡要介紹了微處理器電路和外圍電路，最后，較為詳細(xì)地闡述了兩個主要模塊的設(shè)計(jì)，并給出了實(shí)現(xiàn)方式。
上傳時間： 2013-06-08
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