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現(xiàn)(xiàn)場(chǎng)(chǎng)可編程門陣列

基于ARM與FPGA的高速數(shù)據(jù)采集技術(shù)研究

本文研究基于ARM與FPGA的高速數(shù)據(jù)采集系統(tǒng)技術(shù)。論文完成了ARM+FPGA結(jié)構(gòu)的共享存儲(chǔ)器結(jié)構(gòu)設(shè)計(jì)，實(shí)現(xiàn)了ARMLinux系統(tǒng)的軟件設(shè)計(jì)，包括觸摸屏控制、LCD顯示、正弦插值算法設(shè)計(jì)以及各種顯示算法設(shè)計(jì)等。同時(shí)進(jìn)行了信號(hào)的高速采集和處理的實(shí)際測(cè)試，對(duì)實(shí)驗(yàn)測(cè)試數(shù)據(jù)進(jìn)行了分析。論文分別從軟件和硬件兩方面入手，闡述了基于ARM處理器和FPGA芯片的高速數(shù)據(jù)采集的硬件系統(tǒng)設(shè)計(jì)方法，以及基于ARMLinux操作系統(tǒng)的設(shè)備驅(qū)動(dòng)程序設(shè)計(jì)和應(yīng)用程序設(shè)計(jì)。硬件方面，在FPGA平臺(tái)上，我們首先利用乒乓操作的方式將一路高速數(shù)據(jù)信號(hào)轉(zhuǎn)換成頻率為原來頻率1/4的4路低速數(shù)據(jù)信號(hào)，再將這四路數(shù)據(jù)分別存儲(chǔ)到4個(gè)FIFO中，然后再對(duì)這4個(gè)FIFO中的數(shù)據(jù)拼接并存儲(chǔ)在FPGA片上的雙端口雙時(shí)鐘RAM中，最后將FPGA的雙端口雙時(shí)鐘RAM掛載到ARM系統(tǒng)的總線上，實(shí)現(xiàn)了ARM和FPGA共享存儲(chǔ)器的系統(tǒng)結(jié)構(gòu)，使ARM處理器可以直接讀取這個(gè)雙端口雙時(shí)鐘的RAM中的數(shù)據(jù)，從而大大提高了數(shù)據(jù)采集與處理的效率。在采樣頻率控制電路設(shè)計(jì)方面，我們通過使FIFO的數(shù)據(jù)存儲(chǔ)時(shí)鐘降低為標(biāo)準(zhǔn)狀態(tài)下的1/n實(shí)現(xiàn)數(shù)據(jù)采集頻率降為標(biāo)準(zhǔn)狀態(tài)的1/n，從而實(shí)現(xiàn)了由FPGA控制的可變頻率的數(shù)據(jù)采集系統(tǒng)。軟件方面，為了更有效地管理和拓展系統(tǒng)功能，我們移植了ARMLinux操作系統(tǒng)，并在S3C2410平臺(tái)上設(shè)計(jì)實(shí)現(xiàn)了基于Linux操作系統(tǒng)的觸摸屏驅(qū)動(dòng)程序設(shè)計(jì)、LCD驅(qū)動(dòng)程序移植、自定義的FPGA模塊驅(qū)動(dòng)程序設(shè)計(jì)、LCD顯示程序設(shè)計(jì)、多線程的應(yīng)用程序設(shè)計(jì)。應(yīng)用程序能夠控制FPGA數(shù)據(jù)采集系統(tǒng)工作。在前端采樣頻率為125MHz情況下，系統(tǒng)可以正常工作。能夠?qū)崿F(xiàn)對(duì)頻率在5MHz以下的信號(hào)波形的直接顯示；對(duì)5MHz至40MHz的信號(hào)，使用正弦插值算法進(jìn)行處理，顯示效果良好。同時(shí)這種硬件結(jié)構(gòu)可擴(kuò)展性強(qiáng)，可以在此基礎(chǔ)上實(shí)現(xiàn)8路甚至16路緩沖的系統(tǒng)結(jié)構(gòu)，可以使系統(tǒng)支持更高的采樣頻率。

標(biāo)簽： FPGA ARM 高速數(shù)據(jù) 采集

上傳時(shí)間： 2013-07-04

上傳用戶：林魚2016
現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）技術(shù)的應(yīng)用研究

現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)具有開發(fā)周期短、成本小、風(fēng)險(xiǎn)低和現(xiàn)場(chǎng)可靈活配置等優(yōu)點(diǎn),可以在更短的時(shí)間實(shí)現(xiàn)更復(fù)雜的功能,使得基于FPGA的開發(fā)平臺(tái)的研究成為工業(yè)界和學(xué)術(shù)界日益關(guān)注的問題.基于FPGA的高集成度、高可靠性,可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中,實(shí)現(xiàn)片上系統(tǒng),從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應(yīng)用日益廣泛.在國外,FPGA技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度;而在國內(nèi),FPGA技術(shù)發(fā)展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發(fā)平臺(tái)的設(shè)計(jì)思路,研制了一種FPGA快速實(shí)驗(yàn)開發(fā)裝置,對(duì)研制過程中遇到的軟、硬件問題加以歸納總結(jié),提高了系統(tǒng)運(yùn)行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機(jī)ISA總線,基于FLEX10K的圖像點(diǎn)陣型LCD、PC機(jī)PCI總線接口中.最后通過一個(gè)通用實(shí)驗(yàn)裝置系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn),綜合上述應(yīng)用,介紹了FPGA實(shí)驗(yàn)系統(tǒng)的軟件開發(fā)環(huán)境,實(shí)現(xiàn)了基于FGPA的交通信號(hào)燈邏輯控制和電子鐘,研究了FPGA技術(shù)在通用接口控制器設(shè)計(jì)中的應(yīng)用.

標(biāo)簽： FPGA 現(xiàn)場(chǎng)可編程應(yīng)用研究邏輯門

上傳時(shí)間： 2013-04-24

上傳用戶：龍飛艇
基于ARM的無線餐飲服務(wù)終端系統(tǒng)開發(fā)及研究

隨著我國經(jīng)濟(jì)建設(shè)的快速發(fā)展，人們的生活消費(fèi)水平也越來越高，對(duì)餐飲業(yè)的服務(wù)質(zhì)量和服務(wù)方式也不斷地提出新的要求。基于計(jì)算機(jī)處理和無線通信技術(shù)的餐飲服務(wù)系統(tǒng)應(yīng)運(yùn)而生，本文就基于ARM9的無線餐飲服務(wù)終端系統(tǒng)進(jìn)行了研究和開發(fā)，通過對(duì)終端的操作，實(shí)現(xiàn)無線點(diǎn)菜功能。在參考閱讀了大量信息資料的基礎(chǔ)上，確定了以嵌入式系統(tǒng)為終端、基于微功率短距離無線通信技術(shù)進(jìn)行無線通信的整體設(shè)計(jì)方案。嵌入式系統(tǒng)成本低、體積小、功耗低且可靠性高，是開發(fā)餐飲服務(wù)終端系統(tǒng)的絕佳選擇，而微功率短距離無線通信技術(shù)開發(fā)容易，成本低廉。所以本課題選擇ARM嵌入式開發(fā)板和短距離RF無線數(shù)據(jù)傳輸模塊作為開發(fā)餐飲服務(wù)終端的硬件。本文配置了適合嵌入式系統(tǒng)開發(fā)的交叉編譯環(huán)境，在此環(huán)境下，通過對(duì)系統(tǒng)引導(dǎo)程序的配置、對(duì)Linux內(nèi)核的裁減和對(duì)root文件系統(tǒng)的定制，開發(fā)了基于本平臺(tái)的嵌入式Linux操作系統(tǒng)；用C語言編寫了基于無線數(shù)據(jù)傳輸模塊的無線通信應(yīng)用程序，通過數(shù)據(jù)發(fā)送和數(shù)據(jù)接收，實(shí)現(xiàn)了點(diǎn)菜數(shù)據(jù)在餐飲服務(wù)終端和服務(wù)器之間的無線傳輸；設(shè)計(jì)了點(diǎn)菜終端的圖形用戶界面，操作者可在此界面上進(jìn)行點(diǎn)菜操作，實(shí)現(xiàn)點(diǎn)菜功能。在開發(fā)過程中，對(duì)Linux操作系統(tǒng)的內(nèi)核源碼、運(yùn)行和管理機(jī)制進(jìn)行了深入研究，就啟動(dòng)代碼的更改和內(nèi)核的裁減進(jìn)行了探討和開發(fā)；應(yīng)用程序采用共享內(nèi)存的Linux多線程技術(shù)進(jìn)行功能處理，就線程管理問題的進(jìn)行了分析探討。

標(biāo)簽： ARM 無線服務(wù) 終端系統(tǒng)

上傳時(shí)間： 2013-06-12

上傳用戶：壞壞的華仔
基于ARM和CPLD的可擴(kuò)展嵌入式系統(tǒng)設(shè)計(jì)

進(jìn)入20世紀(jì)90年代后，隨著全球信息化、智能化、網(wǎng)絡(luò)化的發(fā)展，嵌入式系統(tǒng)技術(shù)獲得了前所未有的發(fā)展空間。嵌入式系統(tǒng)的最大特點(diǎn)之_是其所具有的目的性或針對(duì)性，即每一套嵌入式系統(tǒng)的開發(fā)設(shè)計(jì)都有其特殊的應(yīng)用場(chǎng)合與特定功能，這也是嵌入式系統(tǒng)與通剛的計(jì)算機(jī)系統(tǒng)最主要的區(qū)別。由于嵌入式系統(tǒng)是為特定的目的而設(shè)計(jì)的，且常常受到體積、成本、功能、處理能力等各種條件的限制。因此，如果可以最大限度地提高應(yīng)用系統(tǒng)硬件上和軟件上的靈活性，就可以用最低的成本，最少的時(shí)間，快速的完成功能的轉(zhuǎn)換。本課題的目的在于提出并設(shè)計(jì)一種基于ARM(Advanced RISC Machines)和CPLD(Complex Programmable Logic Device)的可擴(kuò)展功能嵌入式系統(tǒng)平臺(tái)，并完成了系統(tǒng)的硬件設(shè)計(jì)和PCI(Peripheral Component Interconnect)橋的固件設(shè)計(jì)。設(shè)計(jì)過程中采用美國ALTIUM公司的ALTIUM DESIGNER 6.0 EDA軟件開發(fā)了系統(tǒng)的硬件部分。在整個(gè)硬件開發(fā)環(huán)節(jié)中，充分采用高速PCB(Printed Circuit Board)的設(shè)計(jì)原則，并進(jìn)行全面的電路仿真試驗(yàn)，保證了硬件系統(tǒng)的高度可靠性。本系統(tǒng)承襲了ARM7系列處理器高性能、低功耗、低成本的優(yōu)點(diǎn)，并充分考慮到用戶的需要，擴(kuò)展了多種常用的外部設(shè)備接口以及藍(lán)牙無線接口等，為將米各種可能的應(yīng)用提供了完善的硬件基礎(chǔ)。概括總結(jié)起來本文具體工作如下： 1．完全自主設(shè)計(jì)了具有高擴(kuò)展性的基于LPC2292嵌入式處理器的嵌入式系統(tǒng)應(yīng)用開發(fā)平臺(tái)。基于該硬件平臺(tái)，可以實(shí)現(xiàn)許多基于ARM架構(gòu)處理器的嵌入式應(yīng)剛而無需對(duì)硬什系統(tǒng)作出大的改變，如多協(xié)議轉(zhuǎn)換器、CAN(Control Area Network)總線網(wǎng)關(guān)、以太網(wǎng)關(guān)、各種工業(yè)控制應(yīng)用等。并在具體的設(shè)計(jì)實(shí)踐中，總結(jié)出了嵌入式系統(tǒng)硬件平臺(tái)的設(shè)計(jì)原則及設(shè)計(jì)方法。 2．完成了基于CPLD的PCI橋接芯片的同什設(shè)計(jì)，在ARM硬件平臺(tái)上成功擴(kuò)展了PCI設(shè)備，成功解決了ARM處理器和PCI從設(shè)備之間通訊的問題。 3．完成了對(duì)所開發(fā)的嵌入式系統(tǒng)硬件平臺(tái)的測(cè)試工作，完成了基于AT89C51的PCI測(cè)試卡軟硬件設(shè)計(jì)。基于此測(cè)試卡，可以實(shí)現(xiàn)對(duì)系統(tǒng)中的PCI通訊功能進(jìn)行有效測(cè)試，以保證整個(gè)硬件系統(tǒng)正常、高效、穩(wěn)定地運(yùn)行。本系統(tǒng)的設(shè)計(jì)完成，使其可以作為嵌入式應(yīng)用的二次開發(fā)或?qū)嶒?yàn)平臺(tái)，用于工業(yè)產(chǎn)品開發(fā)及高校相關(guān)專業(yè)的實(shí)踐教學(xué)。

標(biāo)簽： CPLD ARM 擴(kuò)展嵌入式系統(tǒng)設(shè)計(jì)

上傳時(shí)間： 2013-05-22

上傳用戶：sztfjm
基于ARM和TCPIP協(xié)議的網(wǎng)絡(luò)測(cè)控系統(tǒng)的研究與設(shè)計(jì)

嵌入式系統(tǒng)是一種將底層硬件、實(shí)時(shí)操作系統(tǒng)和應(yīng)用軟件相結(jié)合的專用計(jì)算機(jī)系統(tǒng)，在經(jīng)濟(jì)社會(huì)和人們的日常生活中得到了越來越廣泛的應(yīng)用。嵌入式系統(tǒng)的研究與開發(fā)已成為現(xiàn)代電子領(lǐng)域的重要研究方向之一。嵌入式實(shí)時(shí)操作系統(tǒng)是嵌入式系統(tǒng)應(yīng)用軟件開發(fā)的支撐平臺(tái)，網(wǎng)絡(luò)化是主要趨勢(shì)之一。 μC/OS-Ⅱ作為一種新興的嵌入式實(shí)時(shí)操作系統(tǒng)，以其免費(fèi)公開源碼、面向中小型應(yīng)用、可搶占、多任務(wù)以及較好的移植性等突出特點(diǎn)，在各類嵌入式設(shè)備中得到廣泛應(yīng)用。然而，μC/OS-Ⅱ內(nèi)核中不支持TCP/IP協(xié)議棧，因而無法適應(yīng)嵌入式設(shè)備網(wǎng)絡(luò)化的需要。本文的主要目標(biāo)是：在計(jì)算資源嚴(yán)重受限的條件下，研究使嵌入式系統(tǒng)支持TCP/IP協(xié)議的策略及其實(shí)現(xiàn)方法。本課題以實(shí)驗(yàn)室現(xiàn)有的Samsung S3C44BOX芯片為核心的ARM開發(fā)板作為硬件平臺(tái)，分析了ARM7TDM[內(nèi)核的特點(diǎn)及S3C44BOX的結(jié)構(gòu)。在詳細(xì)分析實(shí)時(shí)操作系統(tǒng)μC/OS-Ⅱ及其內(nèi)核原理的基礎(chǔ)上對(duì)其進(jìn)行適當(dāng)?shù)母倪M(jìn)并成功移植到ARM硬件平臺(tái)上。針對(duì)μC/OS-Ⅱ內(nèi)核不支持TCP/IP協(xié)議棧的問題，引進(jìn)了嵌入式TCP/IP協(xié)議uIP，將其應(yīng)用到μC/OS-Ⅱ上，成為μC/OS-Ⅱ的網(wǎng)絡(luò)服務(wù)模塊，實(shí)現(xiàn)了對(duì)μC/OS-Ⅱ的網(wǎng)絡(luò)功能的擴(kuò)充，并在uIP基礎(chǔ)上編寫了相關(guān)的網(wǎng)絡(luò)驅(qū)動(dòng)程序。最后，本課題設(shè)計(jì)了基于HTTP協(xié)議的嵌入式Web服務(wù)器和基于TFTP協(xié)議的遠(yuǎn)程文件傳輸，從而使網(wǎng)絡(luò)遠(yuǎn)程監(jiān)控測(cè)量和在線程序的更新下載成為現(xiàn)實(shí)。本課題經(jīng)過數(shù)月的軟硬件的設(shè)計(jì)和調(diào)試，已實(shí)現(xiàn)了最初的設(shè)計(jì)目標(biāo)。測(cè)試結(jié)果表明：移植到ARM處理器上的μC/OS-Ⅱ內(nèi)核可以成功實(shí)現(xiàn)對(duì)任務(wù)的調(diào)度；對(duì)μC/OS-Ⅱ內(nèi)核擴(kuò)充的TCP/IP協(xié)議——uIP可正常運(yùn)行：嵌入式Web服務(wù)器和遠(yuǎn)、程文件傳輸在實(shí)驗(yàn)室局域網(wǎng)中的穩(wěn)定運(yùn)行，更加證明了本課題的成功性。

標(biāo)簽： TCPIP ARM 協(xié)議網(wǎng)絡(luò)測(cè)控

上傳時(shí)間： 2013-05-17

上傳用戶：LSPSL
力天電子LPC210X例程代碼

力天電子LPC210X例程代碼力天電子 LPC210X 例程

標(biāo)簽： 210X LPC 210 電子

上傳時(shí)間： 2013-06-28

上傳用戶：songyue1991
動(dòng)態(tài)可重構(gòu)FPGA的布局布線算法研究

可編程邏輯芯片特別是現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動(dòng)態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動(dòng)態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實(shí)際應(yīng)用前還有許多問題需要解決。一個(gè)基本的問題就是動(dòng)態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計(jì)算的概念，建立了可重構(gòu)計(jì)算系統(tǒng)模型和動(dòng)態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個(gè)基于劃分和時(shí)延驅(qū)動(dòng)的在線布局算法，和一個(gè)基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動(dòng)態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時(shí)確保關(guān)鍵路徑的時(shí)延最小。實(shí)驗(yàn)結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻(xiàn)[37]中的算法)相比，在時(shí)延上平均減少27％，在線長上平均減少34％(或者11％)，在運(yùn)行時(shí)間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。

標(biāo)簽： FPGA 動(dòng)態(tài)可重構(gòu) 布局布線算法研究

上傳時(shí)間： 2013-05-24

上傳用戶：Neoemily
大場(chǎng)景圖像融合可視化系統(tǒng)

隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。

標(biāo)簽： 圖像融合可視化

上傳時(shí)間： 2013-04-24

上傳用戶：1047385479
基于AD9833的高精度可編程波形發(fā)生器系統(tǒng)設(shè)計(jì)

基于AD9833的高精度可編程波形發(fā)生器系統(tǒng)設(shè)計(jì):介紹一種基于AD9833的高精度可編程波形發(fā)生器系統(tǒng)解決方案，該系統(tǒng)具有可編程設(shè)置、波形頻率和峰峰值等功能，從而解決DDS輸出波形峰峰值不能直接

標(biāo)簽： 9833 AD 高精度可編程

上傳時(shí)間： 2013-04-24

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基于FPGA的多普勒測(cè)頻系統(tǒng)設(shè)計(jì)

多普勒計(jì)程儀是根據(jù)聲波在水中的多普勒效應(yīng)原理而制成的一種精密測(cè)速和計(jì)算航程的儀器，它是船用導(dǎo)航設(shè)備的重要組成之一。針對(duì)于多普勒計(jì)程儀的核心問題——頻率估計(jì)，本文提出了一種基于FPGA實(shí)現(xiàn)的多普勒測(cè)頻方案，它具有抗干擾能力強(qiáng)、運(yùn)算速度快等特點(diǎn)。本論文主要是圍繞系統(tǒng)的測(cè)頻方案的設(shè)計(jì)與實(shí)現(xiàn)展開的。本文主要研究工作包括：設(shè)計(jì)和調(diào)試基于FPGA的多普勒測(cè)頻系統(tǒng)的硬件電路；通過對(duì)測(cè)頻算法的研究，采用VHDL語言設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)的測(cè)頻算法和其它接口控制程序，并通過軟件仿真，測(cè)試設(shè)計(jì)的正確性。測(cè)頻系統(tǒng)的硬件電路設(shè)計(jì)是本論文工作的主要部分之一，也是基于FPGA的多普勒測(cè)頻系統(tǒng)的核心部分。整個(gè)系統(tǒng)以FPGA作為主處理器，完成系統(tǒng)中所有的數(shù)字信號(hào)處理和外圍接口控制，同時(shí)，基于FPGA豐富的片內(nèi)可編程邏輯資源和外部I/O資源，系統(tǒng)還擴(kuò)展了豐富的通信接口(UART、USB和以太網(wǎng)接口)和顯示電路(LCD和LED)，使系統(tǒng)便于與PC機(jī)進(jìn)行數(shù)據(jù)交換和控制。系統(tǒng)的軟件實(shí)現(xiàn)是本文工作的另一重要部分。本文通過對(duì)測(cè)頻算法的研究，完成了基于VHDL實(shí)現(xiàn)的過零檢測(cè)法和FFT算法，同時(shí)也實(shí)現(xiàn)了對(duì)接收機(jī)信號(hào)的自動(dòng)增益控制、信號(hào)采集和與計(jì)算機(jī)的通信功能等。

標(biāo)簽： FPGA 多普勒測(cè)頻系統(tǒng)設(shè)計(jì)

上傳時(shí)間： 2013-04-24

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