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用FPGA 實現基- 4FFT 算法

針對高速數字信號處理的要求,提出用FPGA 實現基- 4FFT 算法,并對其整體結構、蝶形單\\\\\\\\r\\\\\\\\n元進行了分析. 采用蝶算單元輸入并行結構和同址運算,能同時提供蝶形運算所需的4 個操作\\\\\\\\r\\\\\\\\n數,具有最大的數據并行性,能提高處理速度按照旋轉因子存放規則,蝶形運算所需的3 個旋轉\\\\\\\\r\\\\\\\\n因子地址相同,且尋址方式簡單輸出采取與輸入相似的存儲器運算單元同時采用3 個乘法的\\\\\\\\r\\\\\\\\n復數運算算法來

標簽： FPGA 4FFT 算法

上傳時間： 2013-08-08

上傳用戶：gxrui1991
這是一個用C++實現的語法制導翻譯程序

這是一個用C++實現的語法制導翻譯程序，當輸入一個表達式時可以將其轉化為相應的四元式

標簽： 制導翻譯程序

上傳時間： 2013-12-20

上傳用戶：youmo81
簡要的Gauss列主元消去法

簡要的Gauss列主元消去法，很實用，用matlab實現，還有一個圖例，程序說明很詳細

標簽： Gauss

上傳時間： 2015-03-24

上傳用戶：thuyenvinh
利用高斯全選主元消去解線性方程組

利用高斯全選主元消去解線性方程組，用C＋＋語言寫

標簽： 高斯解線性方程

上傳時間： 2013-12-18

上傳用戶：黃華強
高斯消元法（不列主元）大學計算方法里面的一個算法

高斯消元法（不列主元）大學計算方法里面的一個算法，用c++編的

標簽： 高斯大學計算方法算法

上傳時間： 2014-05-31

上傳用戶：anng
四元圖靈機程序

四元圖靈機程序，用VC++實現的，可以實現四元圖靈程序的可視化執行

標簽： 程序

上傳時間： 2015-04-21

上傳用戶：manking0408
用GPSRTK觀測數據時

用GPSRTK觀測數據時，一個站觀測幾十個歷元，一天觀測了很多站，回家導出數據到本程序，可統計出所有的點名及每個點的觀測的精度。

標簽： GPSRTK 數據

上傳時間： 2015-06-28

上傳用戶：愛死愛死
矩陣中的每一個元素稱為像元、像素或圖像元素。而g(i, j)代表(i, j)點的灰度值

矩陣中的每一個元素稱為像元、像素或圖像元素。而g(i, j)代表(i, j)點的灰度值，即亮度值。由于g (i, j)代表該點圖像的光強度（亮度），而光是能量的一種形式，故g (i, j)必須大于零，且為有限值，即： 0＜=g (i, j)＜2n。用g (i, j)的數值來表示(i, j)位置點上灰度級值的大小，即只反映了黑白灰度的關系。數字化采樣一般是按正方形點陣取樣的，

標簽： 元素矩陣像素圖像

上傳時間： 2013-12-22

上傳用戶：lunshaomo
http://www.programsalon.com/ 初步計劃 1元錢可以買10個情緣幣。之后每個房間可以設置一些管理員。管理的不是加的

http://www.programsalon.com/ 初步計劃 1元錢可以買10個情緣幣。之后每個房間可以設置一些管理員。管理的不是加的，是用情緣幣換的。比如你買了，200元的情緣幣。并且這個房間設置 2星級管理要用 2000個情緣幣換。。那么你有買了2000個情緣幣就可以做管理。。。。。比如房間負責人的情緣幣為8000 個那么你花800，。向運營商買就可以做。。。。

標簽： programsalon http com www

上傳時間： 2015-09-17

上傳用戶：lhw888
用verilog設計密勒解碼器一、題目：設計一個密勒解碼器電路二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波

用verilog設計密勒解碼器一、題目：設計一個密勒解碼器電路二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效三、輸入信號說明：輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。改進密勒碼編碼規則如下：如果碼元為邏輯“1”，用A信號表示。如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。

標簽： verilog 2MHz DIN CLK

上傳時間： 2013-12-02

上傳用戶：wang0123456789