用VHDL語(yǔ)言實(shí)現(xiàn)TDMA編碼,簡(jiǎn)單，明了。看標(biāo)注就可以看懂
標(biāo)簽： VHDL TDMA 語(yǔ)言 編碼
上傳時(shí)間： 2014-01-17
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用VHDL硬件描述語(yǔ)言編寫數(shù)碼管譯碼顯示
標(biāo)簽： VHDL 硬件描述語(yǔ)言 數(shù)碼管 編寫
上傳時(shí)間： 2014-08-15
上傳用戶：csgcd001
7段數(shù)碼管譯碼器,用VHDL在FPGA2000上顯示
標(biāo)簽： VHDL FPGA 2000 數(shù)碼管
上傳時(shí)間： 2013-12-11
上傳用戶：kiklkook
這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
標(biāo)簽： VHDL 8位 加法器
上傳時(shí)間： 2014-01-05
上傳用戶：1079836864
這個(gè)是用VHDL實(shí)現(xiàn)的正負(fù)脈寬調(diào)制器，同樣是對(duì)新手有幫助，高手不必看了。呵呵
標(biāo)簽： VHDL 正 脈寬調(diào)制器
上傳時(shí)間： 2013-12-31
上傳用戶：cylnpy
用VHDL語(yǔ)言設(shè)計(jì)四位全加器，有低位進(jìn)位和高位進(jìn)位。
標(biāo)簽： VHDL 語(yǔ)言 全加器
上傳時(shí)間： 2013-12-26
上傳用戶：6546544
VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu) VHDL的語(yǔ)言要素 用VHDL實(shí)現(xiàn)電路設(shè)計(jì)的方法 VHDL設(shè)計(jì)流程
標(biāo)簽： VHDL 實(shí)體 基本結(jié)構(gòu) 語(yǔ)言
上傳時(shí)間： 2014-01-06
上傳用戶：dongbaobao
用VHDL編寫的quartusii平臺(tái)上的串行EEPROM配置讀取的程序。
標(biāo)簽： quartusii EEPROM VHDL 編寫
上傳時(shí)間： 2017-06-27
上傳用戶：dsgkjgkjg
用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)能顯示時(shí)、分、秒的時(shí)鐘：可分別進(jìn)行時(shí)和分的手動(dòng)校正；12小時(shí)、24小時(shí)計(jì)時(shí)制可選，12小時(shí)制時(shí)有上下午指示；當(dāng)計(jì)時(shí)到預(yù)定時(shí)間（此時(shí)間可手動(dòng)設(shè)置）時(shí)，揚(yáng)聲器發(fā)出鬧鈴信號(hào)，鬧鈴時(shí)間為10秒，可提前終止鬧鈴。
標(biāo)簽： VHDL 分 語(yǔ)言 時(shí)鐘
上傳用戶：hn891122
用VHDL語(yǔ)言設(shè)計(jì)簡(jiǎn)單的CPU，重點(diǎn)設(shè)計(jì)微操作代碼，然后設(shè)計(jì)CPU各組成模塊，最后根據(jù)設(shè)計(jì)的微操作設(shè)計(jì)微指令，驗(yàn)證設(shè)計(jì)的正確性。可基本實(shí)現(xiàn)加、減、乘、除、移位、循環(huán)等操作。
標(biāo)簽： VHDL CPU 語(yǔ)言
上傳時(shí)間： 2014-02-22
上傳用戶：zuozuo1215
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