用VHDL語(yǔ)言實(shí)現(xiàn)可編程串口芯片8251,包括8251的全部功能
標(biāo)簽: VHDL 8251 語(yǔ)言 可編程
上傳時(shí)間: 2016-02-11
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用VHDL語(yǔ)言實(shí)現(xiàn)可編程并行接口芯片8255,包括8255的全部功能
標(biāo)簽: VHDL 8255 語(yǔ)言 可編程
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用VHDL編寫的簡(jiǎn)單的CPU程序,可以實(shí)現(xiàn)加法,移位以及跳轉(zhuǎn)等等功能
標(biāo)簽: VHDL CPU 編寫 程序
上傳時(shí)間: 2014-01-10
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用VHDL編寫的簡(jiǎn)單POC(并行輸出控制)程序,可以實(shí)現(xiàn)CPU以及外設(shè)之間的接口功能
標(biāo)簽: VHDL POC 編寫 并行
上傳時(shí)間: 2016-02-15
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在用VHDL語(yǔ)言設(shè)計(jì)中應(yīng)充分利用VHDL語(yǔ)言特點(diǎn),從設(shè)計(jì)思想語(yǔ)句運(yùn)用及描述方法上等多方面對(duì)電路進(jìn)行優(yōu)化,舉實(shí)例.
標(biāo)簽: VHDL 語(yǔ)言 分 設(shè)計(jì)思想
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利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。 本設(shè)計(jì)采用自頂向下、混合輸入方式(原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì))實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。 一、 功能說(shuō)明 已完成功能 1. 完成秒/分/時(shí)的依次顯示并正確計(jì)數(shù); 2. 秒/分/時(shí)各段個(gè)位滿10正確進(jìn)位,秒/分能做到滿60向前進(jìn)位; 3. 定時(shí)鬧鐘:實(shí)現(xiàn)整點(diǎn)報(bào)時(shí),又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音; 4. 時(shí)間設(shè)置,也就是手動(dòng)調(diào)時(shí)功能:當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí),可以分別對(duì)分/時(shí)鐘進(jìn)行調(diào)整; 5. 利用多余兩位數(shù)碼管完成秒表顯示:A、精度達(dá)10ms;B、可以清零;C、完成暫停 可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。 待改進(jìn)功能: 1. 鬧鐘只是整點(diǎn)報(bào)時(shí),不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間,遺憾之一; 2. 秒表不能向秒進(jìn)位,也就是最多只能記時(shí)100ms; 3. 秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí),而是復(fù)位重新開(kāi)始。 【注意】秒表為后來(lái)添加功能,所以有很多功能不成熟!
標(biāo)簽: CPLD VHDL 芯片 時(shí)鐘源
上傳時(shí)間: 2014-01-02
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是用VHDL編寫的51源代碼,對(duì)于用FPGA的電子開(kāi)發(fā)單片機(jī)人員有很好的參考作用.
標(biāo)簽: VHDL FPGA 編寫 源代碼
上傳時(shí)間: 2016-02-20
上傳用戶:rocketrevenge
用VHDL語(yǔ)言編寫的,利用FPGA模擬示雙通道波器功能,兩個(gè)通道各自輸入正弦信號(hào),合成“李薩如”圖
標(biāo)簽: VHDL 語(yǔ)言 編寫
上傳用戶:1159797854
用vhdl編寫的程序,任意波形產(chǎn)生器,是一年的電子設(shè)計(jì)大賽賽題,已經(jīng)實(shí)現(xiàn)。
標(biāo)簽: vhdl 編寫 程序
上傳時(shí)間: 2014-11-27
上傳用戶:jhksyghr
用VHDL語(yǔ)言實(shí)現(xiàn)的以09449為橋接芯片的PCI接口,很高興與大家共享。
標(biāo)簽: 09449 VHDL PCI 語(yǔ)言
上傳時(shí)間: 2013-12-20
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