經(jīng)典的DSP試驗程序集合！ 01指令實驗 02存儲器 03串行口 04同步串口 05步進(jìn)電機 06硬件中斷 07定時器 08交通燈 09直流電機 10濾波器 11正弦波發(fā)生器 12語音錄放 13顯示屏
上傳時間： 2016-03-18
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簡易數(shù)字頻率計利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時基脈沖發(fā)生器、計數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設(shè)計時先分別設(shè)計各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個功能模塊組合起來。最后作整體仿真、下載，得到實物。由于采用純數(shù)字硬件設(shè)計制作，穩(wěn)定性、可靠性遠(yuǎn)遠(yuǎn)高于使用單片機或模擬方式實現(xiàn)的系統(tǒng)，外圍電路簡單。該數(shù)字頻率計達(dá)到預(yù)期要求，實現(xiàn)了可變量程測量，測量范圍0.1Hz—9999MHz，精度可達(dá)0.1Hz。
上傳時間： 2016-03-20
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用 Atmega8 實現(xiàn)D觸發(fā)鎖存器的功能
上傳時間： 2014-01-24
上傳用戶：開懷常笑
ARM定址方式 直接由暫存器取出值操作 指令中的位址為暫存器編號 例題: MOV R1,R2 R2 -> R1 SUB R0,R1,R2 R1 - R2 -> R0
上傳時間： 2016-03-26
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提出了一種通過遺傳算法(GA)對單個分類器進(jìn)行優(yōu)化以及對多個分類器進(jìn)行組合優(yōu)化的方法.該方法使用疊加(stacking)的策略.經(jīng)典的疊加策略分為兩步,該方法將遺傳算法作為疊加策略的第2步.實驗結(jié)果表明,遺傳算法可以較好地完成優(yōu)化任務(wù),同單個分類器比較,它可以提高分類的精度.在對分類器進(jìn)行組合優(yōu)化方面,它得到比單個分類器更高的精度以及使分類結(jié)果具有更好的可理解性. 關(guān) 鍵 詞: 分類 遺傳算法 優(yōu)化 機器學(xué)習(xí) 數(shù)據(jù)挖掘 分類規(guī)則.
上傳時間： 2014-02-13
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16C84做的智能卡程序,滾動碼應(yīng)用原程序,16c54四位LED時鐘顯示程序,紅外應(yīng)用源程序集1,用PIC12C508509 控制一個步進(jìn)電機源程序,模擬數(shù)據(jù)采器 USART
標(biāo)簽： C508509 508509 16C84 USART
上傳時間： 2013-12-18
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各種電子器件管腳圖,THD-1型數(shù)字電路實驗箱簡介,門電路及參數(shù)測試,半加器、全加器,數(shù)據(jù)選擇器,數(shù)碼比較器,譯碼器和數(shù)碼顯示器,鎖存器和觸發(fā)器,中規(guī)模計數(shù)器,雙向移位寄存器,三態(tài)門和數(shù)據(jù)總線,半導(dǎo)體存儲器,多諧振蕩器,單穩(wěn)態(tài)觸發(fā)器,CMOS門電路及集成施密特觸發(fā)器,集成數(shù)模轉(zhuǎn)換器(DAC),逐次漸進(jìn)型模數(shù)轉(zhuǎn)換器(ADC)
標(biāo)簽： THD 電子器件 數(shù)字電路 實驗箱
上傳時間： 2013-12-19
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16位鎖存器，此程序通過quartusII軟件調(diào)試通過
標(biāo)簽： 鎖存器
上傳時間： 2014-01-05
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VHDL的44個實例 包括:8位相等比較器、步進(jìn)電機控制器、移位寄存器等
標(biāo)簽： VHDL 8位 比較器 步進(jìn)電機
上傳時間： 2013-12-13
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數(shù)字搶答器由主體電路與擴展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報警電路，以上兩部分組成主體電路。通過定時電路和譯碼電路將秒脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構(gòu)成擴展電路。經(jīng)過布線、焊接、調(diào)試等工作后數(shù)字搶答器成形。
標(biāo)簽： 數(shù)字搶答器 擴展電路 開關(guān) 控制電路
上傳時間： 2016-06-10
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