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盲源分離

很好的變分水平集論文及代碼

變分水平集用于圖像分割，效果好，但是速度有點(diǎn)慢源碼及論文

標(biāo)簽： 分代碼水平集論文

上傳時(shí)間： 2013-06-30

上傳用戶：無聊來刷下
力天電子 dsp源碼

力天電子所有dsp視頻的源碼，詳細(xì)分章節(jié)貢獻(xiàn)，希望有用

標(biāo)簽： dsp 電子源碼

上傳時(shí)間： 2013-07-26

上傳用戶：gaome
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼

基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

標(biāo)簽： Verilog FPGA HDL 多功能

上傳時(shí)間： 2013-08-18

上傳用戶：問題問題
采用FPGA模擬高動(dòng)態(tài)GPS信號源中的C／A碼產(chǎn)生器

本文：采用了FPGA方法來模擬高動(dòng)態(tài)(Global Position System GPS)信號源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實(shí)現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進(jìn)行仿真和綜合。

標(biāo)簽： FPGA GPS 模擬動(dòng)態(tài)

上傳時(shí)間： 2013-08-31

上傳用戶：pwcsoft
3GHz射頻信號源模塊GR6710

產(chǎn)品概要： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，具有CPCI、PXI、SPI、RS232、RS485和自定義IO接口。產(chǎn)品描述： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，還可以通過IQ選件實(shí)現(xiàn)其它任意調(diào)制輸出。GR6710既可程控發(fā)生點(diǎn)頻信號和掃頻信號，也支持內(nèi)部調(diào)制和外部調(diào)制。GR6710可安裝于3U/6U背板上工作，也可以獨(dú)立供電工作，使用靈活。該模塊可用于通信測試、校準(zhǔn)信號源。技術(shù)指標(biāo) 頻率特性頻率范圍：9kHz～3GHz，500KHz以下指標(biāo)不保證頻率分辨率：3Hz，1Hz（載頻<10MHz時(shí)）頻率穩(wěn)定度：晶振保證電平特性電平范圍：-110dBm～+10dBm 電平分辨率：0.5dB 電平準(zhǔn)確度：≤±2.5dB@POWER<-90dBm，≤±1.5dB@POWER>-90dBm 輸出關(guān)斷功能頻譜純度諧波：9KHz～200MHz≥20dBc，200MHz～3GHz≥30dBc 非諧波：≤80dBc典型值（偏移10kHz，載頻<1GHz），≥68dBc（偏移10kHz，其它載頻），鎖相環(huán)小數(shù)分頻雜散≥64dBc（偏移10kHz） SSB相噪： ≤-98dBc/Hz 偏移20kHz（500MHz） ≤-102dBc/Hz 偏移20kHz（1GHz） ≤-90dBc/Hz 偏移20kHz（>1GHz）調(diào)制輸出：調(diào)幅AM、調(diào)頻FM、脈沖CW，其它調(diào)制輸出可以通過IQ選件實(shí)現(xiàn) 調(diào)制源：內(nèi)、外參考時(shí)鐘輸入和輸出：10MHz，14dBm 控制接口：CPCI、PXI、SPI、RS232、RS485、自定義GPIO 射頻和時(shí)鐘連接器：SMA-K 電源接口：背板供電、獨(dú)立供電可選電源及其功耗：+5V DC、±12V DC（紋波≤2%輸出電壓），≤38W 結(jié)構(gòu)尺寸：3U高度4槽寬度（100mm×160mm×82mm，不含連接器部分）工作環(huán)境：商業(yè)級溫度和工業(yè)級溫度可選，振動(dòng)、沖擊、可靠性、MTBF 測控軟件功能：射頻信號發(fā)生、調(diào)制信號輸出、跳頻/掃頻信號發(fā)生、支持WindowsXP系統(tǒng) 成功案例: 通信綜測儀器內(nèi)部的信號源模塊無線電監(jiān)測設(shè)備內(nèi)部的信號校準(zhǔn)模塊無線電通信測試儀器的調(diào)制信號發(fā)生

標(biāo)簽： 3GHz 6710 GR 射頻信號源

上傳時(shí)間： 2013-11-13

上傳用戶：s363994250
時(shí)鐘分相技術(shù)應(yīng)用

摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用中圖分類號: TN 79　　文獻(xiàn)標(biāo)識碼:A 　　文章編號: 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問題。 1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對高頻時(shí)鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信號的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處理。 1　時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就可以提高為原來的4 倍(如圖1b 所示)。以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分相時(shí)鐘。這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2　應(yīng)用實(shí)例 2. 1　應(yīng)用在接入網(wǎng)中在通訊系統(tǒng)中, 由于要減少傳輸上的硬件開銷, 一般以串行模式傳輸圖3　時(shí)鐘分為4 個(gè)相位數(shù)據(jù), 與其同步的時(shí)鐘信號并不傳輸。但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳輸?shù)慕Y(jié)構(gòu)如圖2 所示。數(shù)據(jù)以68MBös 的速率傳輸, 即每個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測的頭部信息。我們要找到與它同步性好的時(shí)鐘信號, 一般時(shí)間分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其典型門延遲為340p s) , 如前所述, 這樣對整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。我們在這里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測出這個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。根據(jù)這個(gè)判別原理, 我們設(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時(shí)鐘進(jìn)行了4 分相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接入網(wǎng)中。 2. 2　高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速圖5　分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較大的孔徑晃動(dòng)(Aperture J itters) , 無法達(dá)到很好的時(shí)間分辨。現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后圖6　分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率的80MHz 采樣時(shí)鐘分別作為ADC 的轉(zhuǎn)換時(shí)鐘, 對模擬信號進(jìn)行采樣, 如圖5 所示。在每一采集通道中, 輸入信號經(jīng)過緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個(gè) 采集通道采集的是同一信號, 不過采樣點(diǎn)依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3　總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。

標(biāo)簽： 時(shí)鐘分相技術(shù)應(yīng)用

上傳時(shí)間： 2013-12-17

上傳用戶：xg262122
pcb layout design(臺灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-10-22

上傳用戶：pei5
基于單片機(jī)控制的智能微波信號源發(fā)生器

介紹了一種用單片機(jī)控制的智能微波信號源發(fā)生器,以美國國家半導(dǎo)體公司的低功率,高性能的δ-Σ小數(shù)分頻數(shù)字鎖相環(huán)電路LMX2485和YTO為核心構(gòu)成.微波信號源的工作頻率范圍為8~14GHz,頻率分辨率為40GHz.分析了設(shè)計(jì)方案及實(shí)現(xiàn)過程中的關(guān)鍵技術(shù),給出了部分實(shí)驗(yàn)結(jié)果.

標(biāo)簽： 單片機(jī)控制微波信號源發(fā)生器

上傳時(shí)間： 2013-10-20

上傳用戶：banlangen
基于DM642的聲源定位系統(tǒng)的設(shè)計(jì)

本論文以MS320DM642數(shù)字信號處理器為核心，搭建了聲源定位及攝像頭自動(dòng)控制的平臺。論文中論述了：McASP的原理和應(yīng)用方法；聲波的A／D變換及采樣模塊設(shè)計(jì)以及該模塊與DSP的接口設(shè)計(jì)；通過擴(kuò)展存儲器接口EMIF對DSP進(jìn)行外部存儲器擴(kuò)展的設(shè)計(jì)以及地址空間配置；利用CPLD作為地址、數(shù)據(jù)總線管理模塊的設(shè)計(jì)；UART串行傳輸模塊設(shè)計(jì)；對FLASH的分頁控制和程序代碼燒寫；以及通過RS485串行傳輸協(xié)議對攝像頭進(jìn)行控制的原理和程序設(shè)計(jì)。

標(biāo)簽： 642 DM 聲源定位

上傳時(shí)間： 2013-11-22

上傳用戶：rtsm07
pcb源博自動(dòng)拼板開料系統(tǒng)下載

一下就是pcb源博自動(dòng)拼板開料系統(tǒng)下載資料介紹說明：一、約定術(shù)語: 　　大板（Sheet）(也叫板料)：是制造印制電路板的基板材料，也叫覆銅板，有多種規(guī)格。如：1220X1016mm。　　拼板（Panel）(也叫生產(chǎn)板)：由系統(tǒng)根據(jù)拼板設(shè)定的的范圍（拼板最大長度、最小長度和拼板最大寬度、最小寬度）自動(dòng)生成；　　套板（Unit）：有時(shí)是客戶定單的產(chǎn)品尺寸(Width*Height)；有時(shí)是由多個(gè)客戶定單的產(chǎn)品尺寸組成（當(dāng)客戶定單的尺寸很小時(shí)即常說的連片尺寸）。一個(gè)套板由一個(gè)或多個(gè)單元（Pcs）組成；　　單元（Pcs）: 客戶定單的產(chǎn)品尺寸。　　套板間距（DX、DY）尺寸：套板在拼板中排列時(shí)，兩個(gè)套板之間的間隔。套板長度與長度方向之間的間隔叫DX尺寸；套板寬度與寬度方向之間的間隔叫DY尺寸。　　拼板工藝邊（DX、DY）尺寸(也叫工作邊或夾板邊)：套板與拼板邊緣之間的尺寸。套板長度方向與拼板邊緣之間的尺寸叫DX工藝邊；套板寬度方向與拼板邊緣之間的尺寸叫DY工藝邊。　　單元數(shù)/每套：每個(gè)套板包含有多少個(gè)單元　　規(guī)定套板數(shù)：在開料時(shí)規(guī)定最大拼板包含多少個(gè)套板　　套板混排：在一個(gè)拼板里面，允許一部份套板橫排，一部份套板豎排。開料模式：開料后，每一種板材都有幾十種開料情況，甚至多達(dá)幾百種開料情況。怎樣從中選出最優(yōu)的方案？根據(jù)大部份PCB廠的開料經(jīng)驗(yàn)，我們總結(jié)出了5種開料模式：1為單一拼板不混排；2為單一拼板允許混排；3、4、5開料模式都是允許二至三種拼板，但其排列的方式和計(jì)算的方法可能不同(從左上角開始向右面和下面分、從左到右、從上到下、或兩者結(jié)合)在后面的拼板合并中有開料模式示意圖。其中每一種開料模式都選出一種最優(yōu)的方案，所以每一種板材就顯示5種開料方案。(選擇的原則是：在允許的拼板種類范圍內(nèi)，拼板數(shù)量最少、拼板最大、拼板的種類最少。) 　　二、開料方式介紹(開料方式共有四個(gè)選項(xiàng)): 　　1、單一拼板：只開一種拼板。　　2、最多兩種拼板：開料時(shí)最多有兩種拼板。　　3、允許三種拼板：開料時(shí)最多可開出三種拼板。（也叫ABC板）　　4、使用詳細(xì)算法：該選項(xiàng)主要作用：當(dāng)套板尺寸很小時(shí)(如：50X20)，速度會比較慢，可以采用去掉詳細(xì)算法選項(xiàng)，速度就會比較快且利用率一般都一樣。建議：如產(chǎn)品尺寸小于50mm時(shí)，采用套板設(shè)定(即連片開料)進(jìn)行開料，或去掉使用詳細(xì)算法選項(xiàng)進(jìn)行開料。　　三、開料方法的選擇　　1、常規(guī)開料:主要用于產(chǎn)品的尺寸就是套板尺寸，或人為確定了套板尺寸　　直接輸入套板尺寸，確定套板間距（DX、DY）尺寸，確定拼板工藝邊（DX、DY）尺寸，選擇生產(chǎn)板材（板料）尺寸，用鼠標(biāo)點(diǎn)擊開料（cut）按鈕即可開料。　　2、套板設(shè)定開料（連片開料）：主要用于產(chǎn)品尺寸較小，由系統(tǒng)自動(dòng)選擇最佳套板尺寸。　　套板設(shè)定開料可以根據(jù)套板的參數(shù)選擇不同套板來開料，從而確定那一種套板最好，利用率最高。從而提高板料利用率，又方便生產(chǎn)。

標(biāo)簽： pcb 自動(dòng) 拼板

上傳時(shí)間： 2013-10-24

上傳用戶：saharawalker