目前通信領(lǐng)域正處于急速發(fā)展階段，由于新的需 求層出不窮，促使新的業(yè)務(wù)不斷產(chǎn)生，因而導(dǎo)致頻率資源越來越緊張。在有限的帶寬里要傳輸大量的多媒體數(shù)據(jù)，提高頻譜利用率成為當(dāng)前至關(guān)重要的課題，否則將 很難容納如此眾多的業(yè)務(wù)。正交幅度調(diào)制(QAM)由于具有很高的頻譜利用率被DVB-C等標(biāo)準(zhǔn)選做主要的調(diào)制技術(shù)。與多進(jìn)制PSK(MPSK)調(diào)制不 同，OAM調(diào)制采取幅度與相位相結(jié)合的方式，因而可以更充分地利用信號(hào)平面，從而在具有高頻譜利用效率的同時(shí)可以獲得比MPSK更低的誤碼率。 但仔細(xì)分析可以發(fā)現(xiàn)QAM調(diào)制仍存在著頻繁的相位跳變，相位跳變會(huì)產(chǎn)生較大的諧波分量，因此如果能夠在保證QAM調(diào)制所需的相位區(qū)分度的前提下，盡量減少 或消除這種相位跳變，就可以大大抑制諧波分量，從而進(jìn)一步提高頻譜利用率，同時(shí)又不影響QAM的解調(diào)性能。文獻(xiàn)中提出了針對(duì)QPSK調(diào)制的相位連續(xù)化方 法，本文借鑒該方法，提出連續(xù)相位QAM調(diào)制技術(shù)，并針對(duì)QAM調(diào)制的特點(diǎn)在電路設(shè)計(jì)時(shí)作了改進(jìn)。
標(biāo)簽： FPGA QAM 相位 調(diào)制技術(shù)
上傳時(shí)間： 2013-10-17
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數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案，利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算，并用Verilog HDL硬件描述語言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。
標(biāo)簽： FPGA 數(shù)字 三相 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2013-10-22
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介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA加以實(shí)面。
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)路
上傳時(shí)間： 2013-10-20
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DSP 實(shí)現(xiàn)軟件鎖相環(huán)
上傳時(shí)間： 2013-11-05
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軟件鎖相環(huán)設(shè)計(jì)相關(guān)資料料
標(biāo)簽： 軟件鎖相環(huán)
上傳時(shí)間： 2015-01-02
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鎖相環(huán)設(shè)計(jì)相關(guān)資料
上傳時(shí)間： 2013-11-08
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四相六線步進(jìn)電機(jī)正反轉(zhuǎn)驅(qū)動(dòng)程序
標(biāo)簽： 步進(jìn) 電機(jī)正反轉(zhuǎn) 驅(qū)動(dòng)程序
上傳時(shí)間： 2013-10-31
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單相電機(jī)
上傳時(shí)間： 2015-01-02
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THB6128 高細(xì)分兩相混合式步進(jìn)電機(jī)驅(qū)動(dòng)芯片
標(biāo)簽： 6128 THB 分 步進(jìn)電機(jī)
上傳時(shí)間： 2013-11-16
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兩相混合式步進(jìn)電機(jī)及其驅(qū)動(dòng)技術(shù)
標(biāo)簽： 步進(jìn)電機(jī) 驅(qū)動(dòng)技術(shù)
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