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相關(guān)(guān)術(shù)(shù)語(yǔ)(yǔ)

  • pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

    PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:?jiǎn)巍㈦p層板之各層線路;多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍,不與零件腳相接。10. THERMAL PAD:多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD,一般稱為散熱孔或?qū)住?1. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn)),其原則如下:1. 一般測(cè)試點(diǎn)大小均為30-35mil,元件分布較密時(shí),測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil,一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上,避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽: layout design pcb 硬件工程師

    上傳時(shí)間: 2013-10-22

    上傳用戶:pei5

  • pcb layout規(guī)則

    LAYOUT REPORT .............. 1   目錄.................. 1     1. PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)......... 2     2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用............ 2     3. 基準(zhǔn)點(diǎn) (光學(xué)點(diǎn)) -for SMD:........... 4     4. 標(biāo)記 (LABEL ING)......... 5     5. VIA HOLE PAD................. 5     6. PCB Layer 排列方式...... 5     7.零件佈置注意事項(xiàng) (PLACEMENT NOTES)............... 5     8. PCB LAYOUT 設(shè)計(jì)............ 6     9. Transmission Line ( 傳輸線 )..... 8     10.General Guidelines – 跨Plane.. 8     11. General Guidelines – 繞線....... 9     12. General Guidelines – Damping Resistor. 10     13. General Guidelines - RJ45 to Transformer................. 10     14. Clock Routing Guideline........... 12     15. OSC & CRYSTAL Guideline........... 12     16. CPU

    標(biāo)簽: layout pcb

    上傳時(shí)間: 2013-12-20

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  • 四相交錯(cuò)并聯(lián)變換器中耦合電感的對(duì)稱化

    為了提高交錯(cuò)并聯(lián)變換器的性能,對(duì)四相交錯(cuò)并聯(lián)雙向DC/DC變換器中不對(duì)稱耦合電感進(jìn)行分析,推導(dǎo)出等效穩(wěn)態(tài)電感和等效暫態(tài)電感的數(shù)學(xué)表達(dá)式。結(jié)合提出的耦合電感結(jié)構(gòu)進(jìn)行不對(duì)稱耦合電感對(duì)稱化研究。通過(guò)Saber和3D Maxwell軟件進(jìn)行仿真驗(yàn)證和樣機(jī)實(shí)驗(yàn),驗(yàn)證了理論分析和仿真結(jié)果的正確性。

    標(biāo)簽: 交錯(cuò)并聯(lián) 變換器 耦合電感 對(duì)稱

    上傳時(shí)間: 2013-10-19

    上傳用戶:wangfei22

  • 一種單相電路無(wú)功電流實(shí)時(shí)檢測(cè)新方法的研究

    一種單相電路無(wú)功電流實(shí)時(shí)檢測(cè)新方法的研究

    標(biāo)簽: 單相 電路 無(wú)功電流 實(shí)時(shí)檢測(cè)

    上傳時(shí)間: 2013-10-28

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     N+緩沖層設(shè)計(jì)對(duì)PT-IGBT器件特性的影響至關(guān)重要。文中利用Silvaco軟件對(duì)PT-IGBT的I-V特性進(jìn)行仿真。提取相同電流密度下,不同N+緩沖層摻雜濃度PT-IGBT的通態(tài)壓降,得到了通態(tài)壓降隨N+緩沖層摻雜濃度變化的曲線,該仿真結(jié)果與理論分析一致。對(duì)于PT-IGBT結(jié)構(gòu),N+緩沖層濃度及厚度存在最優(yōu)值,只要合理的選取可以有效地降低通態(tài)壓降。

    標(biāo)簽: PT-IGBT 緩沖層

    上傳時(shí)間: 2013-11-12

    上傳用戶:thesk123

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    標(biāo)簽: MSTS 靜態(tài)切換開(kāi)關(guān)

    上傳時(shí)間: 2013-12-27

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    上傳時(shí)間: 2013-11-22

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    標(biāo)簽: 電容

    上傳時(shí)間: 2013-10-30

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    標(biāo)簽: 開(kāi)關(guān)電源 工程技術(shù) 設(shè)計(jì)指南 電源

    上傳時(shí)間: 2013-10-14

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