采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間，以至于許多設(shè)計(jì)者甚至通過(guò)在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價(jià)來(lái)提高編制速度。電路編制過(guò)程中大部分時(shí)間花費(fèi)在布線階段，因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開(kāi)發(fā)并獲得應(yīng)用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn)：基于SAT的布線算法在可擴(kuò)展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當(dāng)實(shí)際問(wèn)題具有嚴(yán)格的布線約束條件時(shí)，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問(wèn)題的新型算法，具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上，確定了一種FPGA布線結(jié)構(gòu)模型，即一個(gè)基于SRAM的對(duì)稱(chēng)陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象，該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行，選擇了美國(guó)北卡羅來(lái)納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn)，并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局，從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder，一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
上傳時(shí)間： 2013-05-18
上傳用戶：ukuk
在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門(mén)、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
隨著現(xiàn)代集成電路技術(shù)的發(fā)展，鎖相環(huán)已經(jīng)成為集成電路設(shè)計(jì)中非常重要的一個(gè)部分，所以對(duì)鎖相環(huán)的研究具有積極的現(xiàn)實(shí)意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)模混合電路，在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問(wèn)題。因此設(shè)計(jì)一...
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-06-09
上傳用戶：mosliu
兩相混合式步進(jìn)電機(jī)控制系統(tǒng)的設(shè)計(jì)，上海大學(xué)郭成教授等的作品。不是我的。
標(biāo)簽： 步進(jìn)電機(jī) 控制系統(tǒng)
上傳時(shí)間： 2013-06-16
上傳用戶：xinyuzhiqiwuwu
· 摘要： 研究了以全橋變換器作為主電路拓?fù)洹⒁訲MS320LF240x系列DSP作主控芯片、以移相控制方式作為控制方案的移相全橋軟開(kāi)關(guān)DC-DC變換器.由DSP發(fā)出移相控制信號(hào)并經(jīng)芯片IR2110驅(qū)動(dòng)放大,在移相驅(qū)動(dòng)信號(hào)的控制下可以實(shí)現(xiàn)全橋變換器主功率開(kāi)關(guān)的ZVS.進(jìn)行了系統(tǒng)軟件和硬件的設(shè)計(jì),并安裝了實(shí)驗(yàn)樣機(jī),實(shí)驗(yàn)結(jié)果表明設(shè)計(jì)方案正確,軟開(kāi)關(guān)效果良好.
上傳時(shí)間： 2013-07-25
上傳用戶：mikesering
·1 完全能用2 有界面的3 有使用說(shuō)明4 有詳細(xì)的輸入輸出變量說(shuō)明5 三相異步密碼 123456 單相異步不用密碼 直接回車(chē)6 能出數(shù)據(jù) 也能出 機(jī)械 S-T 等等曲線完全是給方便大家 ，希望大家在用軟件的時(shí)候，更能了解其的原理！還是老話 ，原理比軟件重要的多！！
上傳時(shí)間： 2013-07-30
上傳用戶：zhoujunzhen
·摘 要:本文首先分析了單相直流電機(jī)控制的特點(diǎn)，并就電壓控制法給出了控制系統(tǒng)的結(jié)構(gòu)圖及MCU實(shí)現(xiàn)電路。
上傳時(shí)間： 2013-05-24
上傳用戶：leesuper
·鎖相環(huán)頻率合成器(Motorola 集成電路應(yīng)用技術(shù)叢書(shū))
標(biāo)簽： Motorola nbsp 鎖相環(huán) 應(yīng)用技術(shù)
上傳時(shí)間： 2013-04-24
上傳用戶：gxohao
·鎖相環(huán)頻率合成器(Motorola 集成電路應(yīng)用技術(shù)叢書(shū))
標(biāo)簽： Motorola nbsp 鎖相環(huán) 應(yīng)用技術(shù)
上傳時(shí)間： 2013-05-28
上傳用戶：yph853211
·詳細(xì)說(shuō)明：wince平臺(tái)上的語(yǔ)音識(shí)別程序，基于evc++ 4.0。文件列表: pocketsphinx-0.3 ................\aclocal.m4 ................\autogen.sh ................\ChangeLog ................\config.gu
標(biāo)簽： WinCE 語(yǔ)音識(shí)別 程序
上傳時(shí)間： 2013-07-06
上傳用戶：小草123
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
