FPGA可促進嵌入式系統設計改善即時應用性能，臺灣人寫的，關于FPGA應用的技術文章
標簽： FPGA 嵌入式 系統 性能
上傳時間： 2013-08-20
上傳用戶：liuwei6419
一種計算高階矩陣奇異值分解的FPGA實現方法。
標簽： FPGA 計算 矩陣 奇異值分解
上傳時間： 2013-08-21
上傳用戶：253189838
信號發生器輸出幅值與輸出阻抗的關系
標簽： 信號發生器 輸出 幅值 輸出阻抗
上傳時間： 2014-12-03
上傳用戶：luke5347
過采樣和數字濾波有助于降低對ADC前置的抗混疊濾波器的要求。重構DAC可以通過類似的方式運用過采樣和插值原理。
標簽： 017 DAC MT 過采樣
上傳時間： 2014-12-23
上傳用戶：561596
針對傳統的雙線性插值法在對圖像進行插值后會不可避免的產生邊緣模糊的問題，提出了一種改進的線性插值法，該算法首先把待插值點分為三類，然后分別選取合適的已知點進行插值。通過對經典圖像lena和pepper進行插值的實驗結果表明，該算法的插值效果與雙立方法相當，但計算量遠遠小于雙立方，能有效的保持圖像邊緣信息，提高了圖像質量。
標簽： 線性圖像 插值 算法
上傳時間： 2014-01-17
上傳用戶：杏簾在望
常見電容值的讀取方法
標簽： 電容值 讀取
上傳時間： 2013-11-10
上傳用戶：WMC_geophy
摘要：對LDO線性穩壓器關鍵技術進行了分析，重點分析了LDO穩壓器的穩定性問題，在此基礎上提出了一種新型的動態頻率補償電路，利用MOS管的開關電阻、寄生電容等構成的電阻電容網絡，通過采樣負載電流而改變MOS開關管的工作點或工作狀態，即改變開關電阻、寄生電容的值，從而實現動態的頻率補償。與傳統方法相比，該電路大大提高了系統的瞬態響應性能。 關鍵詞：LDo；穩定性；ESR；動態頻率補償
標簽： LDO 線性穩壓器 動態 電路設計
上傳時間： 2013-11-14
上傳用戶：gtf1207
這里僅討論電容及電感值的選取。種類的選取,則需要更多的工程實踐,更多的RF電路的經驗,這里不再討論。從理論上講,隔直電容、旁路電容的容量應滿足。顯然,在任何角頻率下,這在工程上是作不到的。電容量究竟取多大是合理的呢？圖1-5(a),(b)給出了隔直電容(多數情況下,這個電容又稱為耦合電容)和旁路電容的使用簡化
標簽： 旁路電容 扼流 電感
上傳時間： 2013-11-12
上傳用戶：13188549192
在RC橋式正弦波振蕩電路的研究中，一般文獻只給出電路的振蕩條件、起振條件、振蕩頻率等技術指標，而不涉及電路輸出幅值的大小。本文通過理論分析、Multisim仿真實驗測試，研究了決定電路輸出幅值的因素，即輸出電壓的幅值與電路起振時電壓放大倍數的大小有關，在電路的線性工作范圍內，起振時電壓放大倍數比3大得越多，最后的穩定輸出電壓幅值也越大。研究結論有利于系統地研究振蕩電路的構成及電路元件參數的選擇。
標簽： RC橋 正弦波 振蕩電路 幅值
上傳時間： 2013-11-03
上傳用戶：潛水的三貢
利用RC高通電路的思想，針對LDO提出了一種新的瞬態增強電路結構。該電路設計有效地加快了LDO的瞬態響應速度，而且瞬態增強電路工作的過程中，系統的功耗并沒有增加。此LDO芯片設計采用SMIC公司的0.18 μm CMOS混合信號工藝。仿真結果表明：整個LDO是靜態電流為3.2 μA；相位裕度保持在90.19°以上；在電源電壓為1.8 V，輸出電壓為1.3 V的情況下，當負載電流在10 ns內由100 mA降到50 mA時，其建立時間由原來的和28 μs減少到8 μs；而在負載電流為100 mA的條件下，電源電壓在10 ns內，由1.8 V跳變到2.3 V時，輸出電壓的建立時間由47 μs降低為15 μs。
標簽： LDO 無片外電容 瞬態 電路設計
上傳時間： 2013-12-20
上傳用戶：niumeng16
蟲蟲下載站版權所有 京ICP備2021023401號-1
