本文提出了一種基于FPGA的硬件防火墻的實現(xiàn)方案，采用了FPGA來實現(xiàn)千兆線速的防火墻。傳統(tǒng)的基于X86等通用CPU的防火墻無法支撐快速增長的網(wǎng)絡速度，無法實現(xiàn)線速過濾和轉發(fā)。本文在采用FPGA可編程器件+通用CPU模式下，快速處理網(wǎng)絡數(shù)據(jù)。網(wǎng)絡數(shù)據(jù)在建立連接跟蹤后，直接由FPGA實現(xiàn)的快速處理板直接轉發(fā)，實現(xiàn)了網(wǎng)絡數(shù)據(jù)的線速處理，通用CPU在操作系統(tǒng)支持下，完成網(wǎng)絡數(shù)據(jù)的連接跟蹤的創(chuàng)建、維護，對網(wǎng)絡規(guī)則表的維護等工作。FPGA硬件板和CPU各司所長，實現(xiàn)快速轉發(fā)的目的。 本文設計了基于FPGA的硬件板的硬件規(guī)格，提出了硬件連接跟蹤表的存儲模式，以及規(guī)則表的存儲模式和定義等； 防火墻系統(tǒng)軟件采用NetBSD操作系統(tǒng)，完成了硬件板的NetBSD的驅動；在軟件系統(tǒng)完成了新建連接的建立、下發(fā)、老化等工作；在連接跟蹤上完成了規(guī)則的建立、刪除、修改等工作。 本文完成了防火墻的實現(xiàn)。實現(xiàn)了基于連接跟蹤的包過濾、地址轉換（NAT），設計了連接跟蹤的關鍵數(shù)據(jù)結構，包過濾的關鍵數(shù)據(jù)結構等，重用了NetBSD操作系統(tǒng)的路由。本文針對地址轉換應用程序的穿透問題，新增了部分實現(xiàn)。 在DoS攻擊是一種比較常見的攻擊網(wǎng)絡手段，本文采用了軟硬件結合的方法，不僅在軟件部分做了完善，也在硬件部分采取了相應的措施，測試數(shù)據(jù)表明，對常見的Syn洪水攻擊效果明顯。 在實踐過程中，我們發(fā)現(xiàn)了NetBSD操作系統(tǒng)內核的軟件缺陷，做了修正，使之更完善。 經(jīng)過測試分析，本方案不僅明顯的優(yōu)于X86方案，和基于NP方案、基于ASIC方案比較，具有靈活、可配置、易升級的優(yōu)點。
上傳時間： 2013-06-21
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為適應組合導航計算機系統(tǒng)的微型化、高性能度的要求，拓寬導航計算機的應用領域，本文設計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導航計算機系統(tǒng)。 論文在闡述了組合導航計算機的特點和應用要求后，提出基于DSP和FPGA的組合導航計算機系統(tǒng)方案。該方案以DSP為導航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實現(xiàn)和FPGA通信。在此基礎上研究了各擴展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調用IP核來實現(xiàn)FIR低通濾波數(shù)據(jù)處理機抖激光陀螺的機抖振動的影響。其次，詳細闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準實時操作系統(tǒng)開發(fā)多任務系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實時操作系統(tǒng)提供的多任務機制，將采集處理按照功能劃分四個相對獨立的任務，這些任務在DSP/BIOS的調度下，按照用戶指定的優(yōu)先級運行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。 導航計算機系統(tǒng)研制開發(fā)是軟、硬件研究緊密結合的過程。在微型導航計算機系統(tǒng)方案建立的基礎上，本文首先討論了系統(tǒng)硬件整體設計和軟件開發(fā)流程；其次針對導航計算機系統(tǒng)各個功能模塊以及多項關鍵技術進行了設計與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導航計算機系統(tǒng)進行了聯(lián)合調試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了微型導航計算機系統(tǒng)的制作。 以DSP/FPGA作為導航計算機硬件平臺的捷聯(lián)式慣性導航實時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實時性、穩(wěn)定性要求，適應了其高性能、低成本、低功耗的發(fā)展方向。
上傳時間： 2013-04-24
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對于H.264視頻編碼系統(tǒng)，雖然單純用軟件也可以實現(xiàn)整個編碼過程，但是由于整個編碼系統(tǒng)的算法復雜度很高，里面又有大量的數(shù)學運算，使得軟件的計算能力差、速度慢，容易造成總線擁擠，所以單純地依靠軟件無法實現(xiàn)視頻編碼的要求。為了縮短整個編碼的時間，提高編碼系統(tǒng)的工作效率，有必要將軟件中耗費時間和資源較多的模塊用硬件來實現(xiàn)。本文正是基于上述的想法，通過使用FPGA豐富的內部資源來實現(xiàn)H.264的編碼。本系統(tǒng)流程是首先使用視頻解碼芯片SAA7113將從攝像頭傳輸過來的PAL制式數(shù)據(jù)轉換為ITU656格式的數(shù)字視頻數(shù)據(jù)，然后由FPGA讀取并進行預測、變換和編碼，最后將編碼生成的碼流通過USB接口發(fā)送到PC端進行解碼和顯示。
上傳時間： 2013-06-30
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本文對基于FPGA的對象存儲控制器原型的硬件設計進行了研究。主要內容如下： ⑴研究了對象存儲控制器的硬件設計，使其高效完成對象級接口的智能化管理和復雜存儲協(xié)議的解析，對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術，在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器，具有功能配置靈活，調試方便，成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡接口，包含處理器模塊、內存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡接口和PCI(周邊元件擴展接口)總線的主機接口，還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運行。在設計實現(xiàn)PCB(印制電路板)時，從疊層設計、布局、布線、阻抗匹配等多方面解決高達100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進行了信號完整性分析及仿真。針對各功能模塊提出了相應的調試策略，并完成了部分模塊的調試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設計方案，Virtex-4內嵌PowerPC高性能處理器，可更好地完成對象存儲設備相關的控制和管理工作。實現(xiàn)了豐富的接口設計，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術附件)等網(wǎng)絡存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過了設計規(guī)則檢查，生成了網(wǎng)表用作下一步設計工作的交付文件。
上傳時間： 2013-04-24
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本書全面的介紹了VHDL硬件描述語言的基本知識和利用VHDL語言進行數(shù)字電路系統(tǒng)設計的方法。
上傳時間： 2013-07-30
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波前處理機是自適應光學系統(tǒng)中實時信號處理和運算的核心，隨著自適應光學系統(tǒng)得發(fā)展，波前傳感器的采樣頻率越來越高，這就要求波前處理機必須有更強的數(shù)據(jù)處理能力以保證系統(tǒng)的實時性。在整個波前處理機的工作流程中，對CCD傳來的實時圖像數(shù)據(jù)進行實時處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實時性，那么后續(xù)的處理過程都無從談起。因此，研制高性能的圖像處理平臺，對波前處理機性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內外圖像處理技術的應用和發(fā)展狀況，接著介紹了傳統(tǒng)的專用和通用圖像處理系統(tǒng)的結構、特點和模型，并通過分析DSP芯片以及DSP系統(tǒng)的特點，提出了基于DSP和FPGA芯片的實時圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機模式的圖像處理系統(tǒng)，發(fā)揮了DSP和FPGA兩者的優(yōu)勢，能更好地提高圖像處理系統(tǒng)實時性能，同時也最大可能地降低成本。 論文根據(jù)圖像處理系統(tǒng)的設計目的、應用需求確定了器件的選型。介紹了主要的器件，接著從系統(tǒng)架構、邏輯結構、硬件各功能模塊組成等方面詳細介紹了DSP+FPGA圖像處理系統(tǒng)硬件設計，并分析了包括各種參數(shù)指標選擇、連接方式在內的具體設計方法以及應該注意的問題。 論文在闡述傳輸線理論的基礎上，在制作PCB電路板的過程中，針對高速電路設計中易出現(xiàn)的問題，詳細分析了高速PCB設計中的信號完整性問題，包括反射、串擾等，說明了高速PCB的信號完整性、電源完整性和電磁兼容性問題及其解決方法，進行了一定的理論和技術探討和研究。 論文還介紹了基于FPGA的邏輯設計，包括了圖像采集模塊的工作原理、設計方案和SDRAM控制器的設計，介紹了SDRAM的基本操作和工作時序，重點闡述系統(tǒng)中可編程器件內部模塊化SDRAM控制器的設計及仿真結果。 論文最后描述了硬件系統(tǒng)的測試及調試流程，并給出了部分的調試結果。 該系統(tǒng)主要優(yōu)點有：實時性、高速性。硬件設計的執(zhí)行速度，在高速DSP和FPGA中實現(xiàn)信號處理算法程序，保證了系統(tǒng)實時性的實現(xiàn)；性價比高。自行研究設計的電路及硬件系統(tǒng)比較好的解決了高速實時圖像處理的需求。
上傳時間： 2013-05-30
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隨著圖像分辨率的越來越高，軟件實現(xiàn)的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現(xiàn)了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現(xiàn)，根據(jù)不同的圖像處理算法可以獨立實現(xiàn)。架構為計算模塊實現(xiàn)了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現(xiàn)了排序濾波，中值濾波，卷積運算及高斯濾波，形態(tài)學算子運算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實現(xiàn)圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發(fā)現(xiàn)FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現(xiàn)FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。
上傳時間： 2013-07-29
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隨著交通工具的迅猛發(fā)展，智能交通系統(tǒng)(Intelligent TransportationSystems，簡稱ITS)在交通管理中受到廣泛的關注。而在ITS中，車牌識別(LicensePlate Recognition，簡稱LPR)是其核心技術。車牌識別系統(tǒng)主要由數(shù)據(jù)采集和車牌識別算法兩個部分組成。由于車牌清晰程度、攝像機性能、氣候條件等因素的影響，牌照中的字符可能出現(xiàn)不清楚、扭曲、缺損或污跡干擾，這都給識別造成一定難度。因此，在復雜背景中快速準確地進行車牌定位成為車牌識別系統(tǒng)的難點。 本文研究和設計了一種集圖象采集，圖象識別，圖象傳輸?shù)扔谝惑w的實時嵌入式系統(tǒng)。該平臺包括硬件系統(tǒng)設計與應用程序開發(fā)兩個方面，充分利用TI公司的C6000系列DSP強大的并行運算能力、以及FPGA的靈活時序邏輯控制技術，從硬件方面實現(xiàn)系統(tǒng)的高速運行。 本文的主要工作有兩部分組成，具體如下： (1) 在硬件設計方面：實現(xiàn)由A/D、電源、FPGA、DSP以及SDRAM和FLASH所組成的車牌識別系統(tǒng)；設計并完成系統(tǒng)的原理圖和印制板圖；完成電路板調試，以及完成FPGA．在高速圖像采集中的veriIog應用程序開發(fā)。 (2) 在軟件開發(fā)方面：完成Philips公司的SAA7113H的配置代碼開發(fā)，以及DSP底層的部分驅動程序開發(fā)。 該系統(tǒng)能夠實現(xiàn)25幀每秒的數(shù)字視頻流圖像數(shù)據(jù)的輸出，并由FPGA負責完成一幅720×572數(shù)據(jù)量的圖像采集。DSP負責系統(tǒng)的嵌入式操作，包括系統(tǒng)的控制和車牌識別算法的實現(xiàn)。 目前，嵌入式車牌識別系統(tǒng)硬件平臺已經(jīng)搭建成功，系統(tǒng)軟件代碼程序也已經(jīng)開發(fā)完成。本系統(tǒng)能夠實現(xiàn)高速圖像采集、嵌入式操作與車牌識別算法、UART數(shù)據(jù)通信等功能，具有速度快、穩(wěn)定性高、體積小、功耗低等特點，為車牌識別算法提供一個較好的驗證平臺。
標簽： FPGA DSP 車牌識別系統(tǒng)
上傳時間： 2013-04-24
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復雜度的增加，據(jù)估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現(xiàn)狀，業(yè)內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經(jīng)很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|量。 另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時，結合小塊模式搜索中途停止準則來確定最優(yōu)模式。仿真表明：改進算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。 最后介紹FPGA的特點及設計流程，并實現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現(xiàn)的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優(yōu)點，具有廣闊的市場應用前景。 仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現(xiàn)實時編碼。
上傳時間： 2013-07-18
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硬件高手的設計經(jīng)驗分享 一：成本節(jié)約 現(xiàn)象一：這些拉高/拉低的電阻用多大的阻值關系不大，就選個整數(shù)5K吧 點評：市場上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、3.3、4.7、6.8幾個類別（含10的整數(shù)倍）；類似地，20%精度的電容也只有以上幾種值，如果選了其它的值就必須使用更高的精度，成本就翻了幾倍，卻不能帶來任何好處。
上傳時間： 2013-05-22
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