精通verilog HDL語言編程源碼之4--常用除法器設(shè)計(jì)
標(biāo)簽： verilog HDL 語言編程 源碼
上傳時(shí)間： 2013-12-24
上傳用戶：hanli8870
除法器實(shí)驗(yàn) verilog CPLD EPM1270 源代碼
標(biāo)簽： verilog CPLD 1270 EPM
上傳時(shí)間： 2016-11-24
上傳用戶：離殤
十六位的除法器，采用verilog hdl
標(biāo)簽： 十六位 除法器
上傳時(shí)間： 2013-11-27
上傳用戶：kr770906
介紹了利用VHDL實(shí)現(xiàn)八位除法,采用層次化設(shè)計(jì),該除法器采用了VHDL的混合輸入方式,將除法器分成若干個(gè)子模塊后,對(duì)各個(gè)子模塊分別設(shè)計(jì),各自生成功能模塊完成整體設(shè)計(jì),實(shí)現(xiàn)了任意八位無符號(hào)數(shù)的除法。
標(biāo)簽： VHDL 除法 分 子模塊
上傳時(shí)間： 2016-12-21
上傳用戶：lijianyu172
移位快速除法器，通過一次移4位試商實(shí)現(xiàn)快速除法功能，較普通減除法器有及其巨大的效率提升
標(biāo)簽： 移位 除法器
上傳時(shí)間： 2014-10-26
上傳用戶：wpt
Verilog hdl語言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語言 除法器
上傳時(shí)間： 2013-12-17
上傳用戶：Zxcvbnm
基于Verilog的除法器設(shè)計(jì)，可以直接在Q2里面運(yùn)行哦~
標(biāo)簽： Verilog 除法器
上傳時(shí)間： 2014-12-01
上傳用戶：dancnc
RS(204,188)譯碼器的設(shè)計(jì) 異步FIFO設(shè)計(jì) 偽隨即序列應(yīng)用設(shè)計(jì) CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì) CIC的設(shè)計(jì) 除法器的設(shè)計(jì) 加羅華域的乘法器設(shè)計(jì)
標(biāo)簽： CORDIC FIFO 204 188
上傳時(shí)間： 2017-01-24
上傳用戶：縹緲
msp430單片機(jī)最新的產(chǎn)品MSP430F5438內(nèi)部硬件乘法器的操作的示例程序
標(biāo)簽： 430 F5438 430F 5438
上傳時(shí)間： 2017-02-27
上傳用戶：dsgkjgkjg
單周期除法器，速度快，滿足頻率要求，使得單周期內(nèi)得到除數(shù)
標(biāo)簽： 周期 除法器
上傳時(shí)間： 2017-04-12
上傳用戶：s363994250
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
