隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語言設(shè)計(jì),通過前仿真和后仿真的驗(yàn)證.以30萬門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.
標(biāo)簽：
FPGA
多路
傳輸
片的設(shè)計(jì)
上傳時(shí)間：
2013-07-16
上傳用戶：asdkin
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。
關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用
中圖分類號: TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號: 025820934 (2000) 0620437203
時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的
性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、
更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問
題。
1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。
2) 高速的時(shí)鐘對電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission
L ine) 模型, 并在信號的匹配上有更多的考慮。
3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯
片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā)
熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。
4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。
所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對高頻時(shí)鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信
號的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處
理。
1 時(shí)鐘分相技術(shù)
我們知道, 時(shí)鐘信號的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把
時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘
的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以
提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就
可以提高為原來的4 倍(如圖1b 所示)。
以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng)
(J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。
近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一
片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2
PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘
芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電
路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得
良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都
比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的
晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) ,
獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分
相時(shí)鐘。
這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例
2. 1 應(yīng)用在接入網(wǎng)中
在通訊系統(tǒng)中, 由于要減少傳輸
上的硬件開銷, 一般以串行模式傳輸
圖3 時(shí)鐘分為4 個(gè)相位
數(shù)據(jù), 與其同步的時(shí)鐘信號并不傳輸。
但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取
數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù)
據(jù)同步的時(shí)鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳
輸?shù)慕Y(jié)構(gòu)如圖2 所示。
數(shù)據(jù)以68MBös 的速率傳輸, 即每
個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù)
幀的開頭有一個(gè)用于同步檢測的頭部信息。我們要找到與它同步性好的時(shí)鐘信號, 一般時(shí)間
分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以
上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其
典型門延遲為340p s) , 如前所述, 這樣對整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。
我們在這里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán)
89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。
我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是:
在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用
這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測出這
個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。
根據(jù)這個(gè)判別原理, 我們設(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。
在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè)
時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢
出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的
S4405 芯片, 對68MHz 的時(shí)鐘進(jìn)行了4 分
相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分
電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接
入網(wǎng)中。
2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
高速、高精度的模擬- 數(shù)字變換
(ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部
分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì)
難度很高。以前就有人考慮使用多個(gè)低速
圖5 分相技術(shù)應(yīng)用于采集系統(tǒng)
ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由
于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的
J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較
大的孔徑晃動(dòng)(Aperture J itters) , 無法達(dá)到很
好的時(shí)間分辨。
現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相
技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后
圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率
的80MHz 采樣時(shí)鐘分別作為ADC 的
轉(zhuǎn)換時(shí)鐘, 對模擬信號進(jìn)行采樣, 如圖5
所示。
在每一采集通道中, 輸入信號經(jīng)過
緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換,
采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè)
采集通道采集的是同一信號, 不過采樣
點(diǎn)依次相差90°相位。通過存儲(chǔ)器中的數(shù)
據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采
集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。
3 總結(jié)
靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并
避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽：
時(shí)鐘
分相
技術(shù)應(yīng)用
上傳時(shí)間：
2013-12-17
上傳用戶：xg262122
