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競(jìng)爭(zhēng)冒險(xiǎn)

  • 介紹了FPGA設計全流程

    介紹了FPGA設計全流程\r\n和一些簡單的例子

    標簽： FPGA 流程

    上傳時間： 2013-09-03

    上傳用戶：xiaowei314

  • 基于FPGA的usb程序

    基于FPGA的usb程序，采用VHDL語言編寫。\r\n開發環境為ISE或者MAXPLUS2。

    標簽： FPGA usb 程序

    上傳時間： 2013-09-03

    上傳用戶：libenshu01

  • 常用鍵盤消抖模塊——VHDL源程序

    常用鍵盤消抖模塊——VHDL源程序！！！對vhdl編程的人具有很大的幫助，不可不看 \r\n

    標簽： VHDL 鍵盤 模塊 源程序

    上傳時間： 2013-09-03

    上傳用戶：hzakao

  • FPGA的串行通信UART控制器

    基于FPGA的串行通信UART控制器，采用VHDL語言編寫，包含多個子模塊。\r\n在ISE或FPGA的其它開發環境下新建一個工程，然后將文檔中的各個模塊程序添加進去，即可運行仿真。源程序已經過本人的仿真驗證。

    標簽： FPGA UART 串行通信 控制器

    上傳時間： 2013-09-03

    上傳用戶：xieguodong1234

  • VHDL源程序：波特率發生器的設計

    波特率發生器的設計，這里是實現上述功能的VHDL源程序，供大家學習和討論。\r\n

    標簽： VHDL 源程序 波特率 發生器

    上傳時間： 2013-09-04

    上傳用戶：mhp0114

  • 數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述

    數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n

    標簽： VHDL 寄存器 數控振蕩器 加法器

    上傳時間： 2013-09-04

    上傳用戶：a471778

  • JTAG CPLD實現源代碼

    JTAG CPLD實現源代碼，比用簡單并口調試器快5倍以上。\r\n以前總覺得簡單的并口jtag板速度太慢，特別是調試bootloader的時候，簡直難以忍受。最近沒什么事情，于是補習了幾天vhdl，用cpld實現了一個快速的jtag轉換板。cpld用epm7128stc100-15，晶振20兆，tck頻率5兆。用sjf2410作測試，以前寫50k的文件用時5分鐘，現在則是50秒左右。tck的頻率還可以加倍，但是不太穩定，而且速度的瓶頸已經不在tck這里，而在通訊上面了。\r\n

    標簽： JTAG CPLD 源代碼

    上傳時間： 2013-09-04

    上傳用戶：LANCE

  • Allegro 用戶手冊II

    Allegro 是一套功能強大，但相對的也\r\n是一套相當復雜的系統

    標簽： Allegro 用戶手冊

    上傳時間： 2013-09-04

    上傳用戶：dysyase

  • VHDL源程序：半整數分頻器電路

    半整數分頻器電路的VHDL源程序，供大家學習和討論。\r\n

    標簽： VHDL 源程序 整數 分頻器

    上傳時間： 2013-09-04

    上傳用戶：fdfadfs

  • 計PLD/FPGA時通常采用幾種時鐘類型

    無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現的任何數字設計，為了成功地操\r\n作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導致錯誤的行為，并且調試困難、花銷很大。 在設計PLD/FPGA時通常采用幾種時鐘類型。時鐘可\r\n分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統能夠包括上\r\n述四種時鐘類型的任意組合。

    標簽： FPGA PLD 時鐘

    上傳時間： 2013-09-04

    上傳用戶：yelong0614

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